一种译码方法及实现该方法的译码装置制造方法及图纸

本发明专利技术提供一种无需外加比特并且能有效地减小并行链接卷积码和串行链接卷积码的平均译码迭代次数的自适应迭代译码方案及实现该方案的译码器，即在现有的译码器中加上一个迭代终止检测器，本发明专利技术在保证良好的差错率，几乎不增加译码复杂度和不使用外加的比特的前提下来减小并行链接卷积码和串行链接卷积码的平均译码迭代次数，从而减小了并行链接卷积码和串行链接卷积码的平均译码时延。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】
本专利涉及的是在不良信道中传输信息的纠错编码方法，尤其是涉及并行链接卷积码和串行链接卷积码编码技术中的译码方法及其译码器。C.Berrou，A.G1avieux，P.Thitimajshama于1993年在Proceedings of theIEEE International Conference on Communications(ICC’93)(1064-1074页)发表首次并行链接卷积编码(Parallel Concatenated Convolutional CodesPCCC)技术(又名Turbo码)。并行链接卷积编码被誉为“接近仙农极限的纠错编码和译码”。从那以后，并行链接卷积编码一直是人们研究的热点。并行链接卷积编码的译码方式是软输入/软输出的迭代译码。译码器通过多次的迭代来达到减小差错率的目的，多次迭代后输出译码结果。C.Berrou，A.Glavieux，P.Thitimajshama在“接近仙农极限的纠错编码和译码Turbo码”(ICC’93)一文中所用的最大迭代次数为18次。大迭代次数带来的是大的译码时延，而大的译码时延必然不能满足实时通信的要求。几年来科学界提出了多种自适应迭代译码算法，即在不太影响最终的差错率的前提下减小并行链接卷积码的平均译码迭代次数的方法。J.Hagenauer，E.Offer和L.Papke在IEEE Trans.Inform Theory(IT-42，429-445页1996)中发表的论文“二进制块卷积码的迭代译码”提出通过计算译码器软输出的互熵的方法来减小并行链接卷积编码的平均译码迭代次数。B.Kim和H.S.Lee在Proceedings of the IEEE Region 10 Conference(TENCON’99.494-497页第1卷)发表的论文“用外信息来减少Turbo码译码器的迭代次数”中提出通过计算译码器软输出的方差的方法来减小并行链接卷积编码的平均译码迭代次数。但这两种方法在差错率和平均迭代次数方面都不太好。最有效的方法是，C.W.Yue，K.B.Letaief.R.S.Cheng，R.D.Murch在IEEE Vehicular Technology Conference(VTC’99，2214-2218页)发表的论文“关于Turbo码的FER性能和译码复杂度”中提出在一帧数据中外加循环冗余码校验(CRC)比特来减小并行链接卷积码的平均译码迭代次数。该方法能有效地减小并行链接卷积码的平均译码迭代次数，但外加的循环冗余码校验(CRC)比特又使得资源的利用率下降。另外串行链接卷积编码(Serial Concatenated Convolutional CodesSCCC)也采用迭代译码，也存在上述问题。本专利的目的是提供一种无需外加比特并且能有效地减小并行链接卷积码和串行链接卷积码的平均译码迭代次数的自适应迭代译码方案及实现该方案的译码器。本专利技术所述的译码方法由下列步骤构成1.将译码迭代计数器I初始化为1；2.对输入数据进行译码；3.当I＜Imin或Imin＜I＜Imax时，I加1并且返回第2步；4.当I＝Imin时，判断与门1输出为1还是0。如果为1，结束对该帧数据的迭代译码；否则I加1并返回第2步；5.当I＝Imax时，结束对该帧数据的迭代译码；其中，用Imax代表允许的最大译码迭代次数，用Imin代表允许的最小译码迭代次数。本专利技术所述的译码器为在现有的译码器中加上一个迭代终止检测器。本专利技术对并行链接卷积码和串行链接卷积码的实际运用很有帮助。在保证良好的差错概率(比特差错率BER和帧差错率FER)并且几乎不增加译码复杂度和不使用外加的比特的前提下，本专利技术可减小并行链接卷积码和串行链接卷积码的平均译码迭代次数，从而减小了并行链接卷积码和串行链接卷积码的平均译码时延。本专利技术适用于递归系统卷积码和非递归卷积码的并行链接卷积码和串行链接卷积码。本专利技术适用于各种不同的编码速率、不同的编码束缚长度、不同的生成多项式、不同交织器和不同的帧长的并行链接卷积编码器和串行链接卷积码。本专利技术仅使用于带拖尾比特的并行链接卷积码和串行链接卷积码，且适用于加拖尾比特的各种不同方式。本专利技术同样可以用于编码器中各递归系统卷积编码器的生成多项式不相同的情况，只是译码器中的每个迭代终止检测器的结构应根据与之对应的递归系统卷积编码器生成多项式各自设计。下面结合附图对本专利技术作详细说明附图说明图1为常规并行链接卷积编码器结构示意图；图2为常规串行链接卷积编码器结构示意图；图3为本专利技术所述终止检测器的一实施例的结构示意图；图4为本专利技术所述终止检测器的另一实施例的结构示意图；图5本专利技术所述并行链接卷积码译码器的一实施例的结构示意图；图6本专利技术所述串行链接卷积码译码器的一实施例的结构示意图；图7为一种自适应迭代并行链接卷积码译码器的结构简图。图1中的编码器可为递归系统卷积码(Recursive SystematicConvolutional codesRSC)编码器或非递归卷积码(NonrecursiveSystematic Convolutional codesNSC)编码器。当针对使用递归系统卷积码的并行链接卷积码和串行链接卷积码设计出迭代终止检测器时，先假设编码器都为递归系统卷积码并使用相同的生成多项式，每个递归系统卷积码编码器都使用了各自的拖尾比特来终止编码器。假设它们的生成多项式都为gf(D)/gb(D)。一个迭代终止检测器由一个硬判决器、一个生成多项式为的递归系统卷积编码器、一个数字逻辑或非门和一个可控开关构成。如果该迭代终止检测器输出逻辑为1，则认定译码正确；否则认定译码不正确。在所述的迭代终止检测器中连接结构包括数据从硬判决器的输入端输入，硬判决器的输出端接卷积码编码器的输入端，卷积码编码器的M个输出端分别接或非门的各输入端，一个可控制开关接到或非门的输出，可控制开关的输出为该迭代终止检测器的输出。其工作流程为在一帧数据输入前对迭代终止检测器中所有寄存器清零，将开关打开，然后输入一帧的数据，当一帧的数据(包括所有的拖尾比特)输入后，开关闭合，输出或非门运算的结果。针对使用非递归系统卷积码的并行链接卷积码和串行链接卷积码设计的迭代终止检测器的构成和原理如下使用非递归系统卷积码的并行链接卷积码或串行链接卷积码，都使用全0比特作为拖尾。假设并行链接卷积码或串行链接卷积码中所有的非递归系统卷积码的束缚长度K都为M＋1(其中寄存器个数为M)。针对这种并行链接卷积码和串行链接卷积码设计的迭代终止检测器由一个硬判决器、一个生成多项式为的卷积编码器、一个数字逻辑或非门和一个可控开关构成，其工作原理是判断经过译码后软输出中拖尾比特的硬判结果是否全为二进制0。如果是，该迭代终止检测器输出逻辑为1；否则，输出逻辑为0。在所述的迭代终止检测器中连接结构包括数据从硬判决器的输入端输入，硬判决器的输出端接卷积码编码器的输入端，卷积码编码器的M个输出端分别接或非门的各输入端，一个可控制开关接到或非门的输出，可控制开关的输出为该迭代终止检测器的输出。图2中的编码器可为递归系统卷积码(Recursive SystematicConvolutional codesRSC)编码本文档来自技高网...

【技术保护点】
一种应用于并行链接卷积码和串行链接卷积码的译码器，其特征为在传统的迭代译码器中加上一个迭代终止检测器。

【技术特征摘要】

【专利技术属性】
技术研发人员：古建，常永宇，杨大成，
申请(专利权)人：北京邮电大学，
类型：发明
国别省市：11[中国|北京]