存储装置、访问存储装置的方法和里德索罗门解码器制造方法及图纸

一种存储装置，采用多个双存储体ＲＡＭ来允许同时写入／读取操作。该存储器可用于高速块流水线式里德索罗门解码器，用于在流水线式处理期间暂时存储输入的码字。存储器控制器允许在每个连续帧周期期间对双存储体ＲＡＭ进行写入和读取，从而每给定数个帧周期读取双存储体ＲＡＭ的每个存储体，并且每相同的给定数个帧周期进行写入，并且在每个连续帧周期期间，读取存储体与写入存储体不同地包含在所述多个双存储体ＲＡＭ的不同的一个中。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及在数字设备中使用的用于暂时存储数据的存储器。本专利技术尤其涉及用于采用双存储体(dual-bank)存储器对数据进行缓冲的电路和方法，更具体地涉及用于在高速块流水线式里德索罗门解码器中对数据的缓冲。
技术介绍
当发送或存储大量数字数据时，不可避免地在数据信道或发送介质中出现差错。已知有各种技术来识别这些差错并且当可行时恢复数据。在这些技术中，已广泛采用了里德索罗门编码。里德索罗门代码是基于块的差错校正码，其表现出优异的纠错性能和有效的编码及解码特性，从而在数字通信和存储领域得到了广泛的应用。一般，通过将2t个奇偶校验码元与具有k个码元的数据的数据块相加，里德索罗门编码器形成包含n个码元(如8比特字节)的码字，从而2t＝n-k。通常里德索罗门码字由字符RS(n，k)来指定。例如，在代码RS(255，223)情况下，每个码字包含255个码字字节，其中的223个字节为数据，32个字节为奇偶校验位。另一方面，里德索罗门解码器处理每个码字，以试图对在发送或存储期间出现的差错进行校正并恢复原始数据。该解码器能够校正每个码字中的多至t个差错码元。例如，在代码RS(255，223)情况下，n-k＝2t＝32，因此，能够校正每个码字中的多至16个码元。一般，当执行差错和擦除校正时，里德索罗门解码处理可被分成8个主要的计算步骤。当码元值不正确时出现“擦除”，但码元位置是未知的。当不知道不正确码元的信息时，出现“差错”。差错和擦除解码的计算步骤包括(1)从所接收到的/检索到的输入码字计算并发位(syndrome)，以检测是否存在差错；(2)对与输入的码字同步地提供的擦除标记进行缓冲；(3)采用擦除标记对并发位进行修改；(4)产生擦除定位器多项式；(5)采用修改的并发位值和擦除定位器多项式，来计算差错定位器多项式和差错估计器多项式的系数；(6)求出差错定位器多项式的根；(7)计算差错值的幅值；和(8)采用在步骤(4)得到的值和在步骤(3)得到的位置来对差错进行校正。仅对于差错校正(即，无擦除校正)，省略步骤(2)、(3)和(4)。上述步骤(1)和(8)需要存储器访问。亦即，在步骤(1)，所接收到的码字被暂时存储于存储器中，而以后在步骤(8)中被从存储器中检索出以被校正。里德索罗门解码器的解码计算(和相关的硬件和/或软件)比编码处理的更复杂，经常难以实现具有足够高的处理速度的解码器。对于当前的高速数字数据处理系统的需求而言，这尤其是个问题。为了增大速度，里德索罗门解码器的计算的流水线技术是个可能的解决方案。但是，这种计算随差错数目和码字长度的不同而有所不同，因此，流水线技术受到具有最长等待时间(latency)的单元或块的限制。此外，即使处理块的等待时间被减小到n个周期的单个帧(即，一个码字)，用于在校正之前暂时存储输入码字的存储器仍引起瓶颈效应，即，至少需要2n个周期来首先存储码字，然后检索码字用于其校正。
技术实现思路
本专利技术的目的是提供一种存储装置、和访问存储装置的方法，其高速执行读取/写入操作，从而可有益地与高速块流水线式里德索罗门解码器结合使用，并且提供一种具有最小存储器访问时间的高速块流水线式里德索罗门解码器。根据本专利技术的一个方面，允许在每个连续帧周期期间对多个双存储体RAM进行写入和读取，从而在每个给定数个帧周期时读取双存储体RAM的每个存储体，并且在相同的给定数个帧周期时写入，并且在每个连续帧周期期间，读取存储体与写入存储体不同地包含在多个双存储体RAM的不同的一个中。根据本专利技术的另一方面，存储器包括第一双存储体RAM，具有第一存储体和第二存储体；第二双存储体RAM，具有第三存储体和第四存储体；和第三双存储体RAM，具有第五存储体和第六存储体。在连续的帧周期期间允许从第一至第六数据存储体中按顺序读取，从而每六个帧周期读取第一至第六数据存储体中的每个，并且允许在连续的帧周期期间按顺序对第一至第六数据存储体进行写入，从而每六个帧周期对第一至第六数据存储体中的每个进行写入。另外，在每个帧周期期间，被允许读取的第一至第六数据存储体中的一个包含在所述第一至第三双存储体RAM中与被允许写入的第一至第六数据存储体中的一个不同的第一至第三双存储体RAM的一个中。根据本专利技术的又一方面，在每个帧周期期间，从被允许读取的数据存储体到被允许写入的数据存储体的偏移为4(或3)个数据存储体，从而在帧周期a中写入的所述第一至第六数据存储体中的每个随后在帧周期a+4(或a+3)中读取，其中a为整数。根据本专利技术的再一方面，上述双存储体存储器与多个流水线式处理单元结合使用，该处理单元接收输入的里德索罗门码字并且执行计算以识别包含在输入码字中的差错值和差错位置。最好，多个流水线式处理单元和存储器响应于相同的时钟信号速率进行操作。根据本专利技术的再一方面，每个码字包含n个字节，并且每个存储器存储体具有n个字节的容量，其中n为正整数。最好，多个流水线式处理单元中的每个的最大等待时间为n个循环，并且每个存储器访问帧周期为n个循环。附图说明通过参照附图的如下详细描述，本专利技术的上述和其他目的及优点将变得更加清楚，附图中图1是本专利技术高速块流水线式里德索罗门解码器的方框图；图2的示意图描述的是图1的里德索罗门解码器的处理块的等待时间；图3的方框图表示的是本专利技术双存储体3-RAM装置的优选实施例；图4的流程图表示的是本专利技术访问双存储体3-RAM装置的方法的优选实施例；图5和6的示意图描述的是在图3的双存储体3-RAM装置的写入/读取操作期间的存储体的选择；和图7的时序图表示的是图1的里德索罗门解码器的流水线操作。具体实施例方式图1表示本专利技术高速流水线式里德索罗门解码器。该实施例的里德索罗门解码器能够进行差错和擦除校正。如所示，里德索罗门解码器的计算被以流水线方式分成5个级S1至S5。仅对于差错校正，图1的配置将去除虚线110中所包含的部件，在这种情况下仅需要流水线式的四(4)个级。图1的实施例的里德索罗门解码器上设有双存储体3-RAM装置180，用于暂时存储输入数据DIN，即，码字R(x)。该装置由3个存储器构成，例如由3个RAM构成，其每个具有两个存储体。响应于数据输入时钟信号CLK，采用循环控制机制来执行写入/读取操作。简言之，双存储体3-RAM装置180将输入数据DIN写入从3个RAM中选出的一RAM的一存储体中，并且从其他RAM之一的一存储体中读取数据。双存储体3-RAM装置180的结构和操作将在后面参照图3进行更详细的描述。仍参照图1，里德索罗门解码器(用于差错和擦除校正)还包括并发位产生器100、标记计数器和标记缓冲器120、擦除定位器多项式产生器130、并发位改变器140、多项式系数产生器150、差错值估计器160、差错位置搜索器170、和差错校正器190。如前所述，由这些部件执行的计算被以流水线方式分成级S1至S5。在级S1，并发位产生器100根据输入数据DIN计算并发位S(x)。另外，标记计数器和标记缓冲器120对与输入数据DIN同步地提供的擦除标记Era_Flag的数目进行计数，并且对擦除标记Era_Flag进行缓冲。对此，如果没有擦除标记Era_Flag，或者如果输入的擦除标记Era_Flag的数目超过可允许校正范围，则专门执本文档来自技高网...

【技术保护点】
一种缓冲器电路，用于在每个连续帧周期期间同时写入和读取数据；包括：多个双存储体ＲＡＭ；和存储器控制电路，连接到所述多个双存储体ＲＡＭ，其允许在每个连续帧周期期间对所述多个双存储体ＲＡＭ进行写入和读取，从而每给定数个帧周期读取双存储体 ＲＡＭ的每个存储体，并且每给定数个帧周期进行写入，并且在每个连续帧周期期间，读取存储体与写入存储体不同地包含在所述多个双存储体ＲＡＭ的不同的一个中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：权亨俊，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]