具有伪闪速转换器的∑-△模-数转换器制造技术

本发明专利技术涉及一种基于模拟输入信号（６）来产生Ｎ比特数字输出信号（４）的∑－ΔＡ／Ｄ转换器（２），其中包括一个控制环路，所述控制环路包括一个量化器（８），其中所述量化器包含了至少一个用于产生Ｎ比特数字输出信号（４）的比较器（２４．１、２４．２），以及一个基于Ｎ比特数字输出信号（４）来产生Ｎ比特数字输出信号（４）的模拟版本（１４）并处于控制环路第一反馈环路（１２）中的Ｄ／Ａ转换器（１０），其中所述量化器（８）还包括一个与比较器（２４．１、２４．２）相耦合的双向计数器（２６），并且Ｄ／Ａ转换器（１０）与处于控制环路第二反馈环路（２７）之中的比较器（２４．１、２４．２）相耦合。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种基于模拟输入信号来产生N比特数字输出信号的∑-Δ A/D转换器，所述转换器包括一个控制环路，所述控制环路包括一个量化器，其中所述量化器包含了至少一个用于产生N比特数字输出信号的比较器，以及一个基于N比特数字输出信号来产生N比特数字输出信号的模拟版本的、处于控制环路的第一反馈环路之中的D/A转换器。所述∑-Δ A/D转换器在实际操作中是已知的。在美国专利5,982,313中可以找到关于已知∑-Δ A/D转换器的特定实例。目前，∑-Δ A/D转换器已经得到了广泛应用。∑-Δ A/D转换器可以通过相对简单的电路来实现相对较高的精度。如果所述量化器是一个1比特A/D转换器，则可以实现一个简单的电路。1比特A/D转换器的优点是具有理想的线性。而1比特A/D转换器的缺点则是产生了很大的量化误差。从原理上讲，这些大的量化误差会导致∑-Δ A/D转换器的精度低下。然而根据∑-Δ技术，在这里可以应用过采样(采样率大于奈奎斯特速率)。由此可以将很大一部分量化噪声移到信号带宽以外。这种处理称为噪声整形，它允许对噪声进行后续滤波。由此可以得到相对较高的精度和相对较高的信噪比。通过提高环路滤波器的阶数和/或过采样比例，可以进一步提高∑-Δ A/D转换器的信号噪声比。此外还可以通过提高量化电平数目来产生一个多比特∑-Δ A/D转换器。通过应用包含多比特比较器、优选为多比特闪速比较器的量化器，可以实现量化水平数的提升。闪速比较器的优点是它在控制环路中只添加可忽略的延迟。然而，N比特闪速比较器的缺点是需要很多1比特比较器(举例来说，与N比特闪速比较器的M个不同信号电平相对应的是需要个比较器，其中M＝2N并且M、N都是整数)。因此，闪速比较器会导致∑-Δ转换器尺寸很大并且成本昂贵，此外还会导致∑-Δ电路复杂化。本专利技术的一个目的是提供一种相对较小的简单的多比特∑-ΔA/D转换器，所述转换器具有相对较高的信号带宽和很高的SNR。为此目的，本专利技术提供了一种∑-Δ A/D转换器，其特征在于所述量化器还包括一个与比较器相耦合的双向计数器，其中D/A转换器与处在控制环路第二反馈环路之中的比较器相耦合。D/A转换器既是控制环路的第一反馈环路的一部分，也是第二反馈环路的一部分。第二反馈环路是从双向计数器到比较器的直达环路。由于第二反馈环路直接反馈的缘故，比较器与双向计数器的组合将会充当一个闪速比较器。依照本专利技术，∑-Δ转换器中的比较器数目并不取决于量化器的信号电平数目，它通常远远小于已知∑-Δ转换器中的比较器数目。由此可以根据本专利技术来实现一个简单有效的小型多比特∑-Δ A/D转换器。依照本专利技术的∑-Δ转换器的一个实施例的特征在于∑-Δ A/D转换器还包括一个通过组合模拟输入信号与N比特数字输出信号的模拟版本来产生组合信号的组合器，以及通过对组合信号进行滤波来产生一个经过滤波的组合信号的环路滤波器，其中比较器被设置成依照经过滤波的组合信号以及N比特数字输出信号的模拟版本来产生一个控制信号，双向计数器则被设置成根据控制信号来产生N比特数字输出信号。如果经过滤波的组合信号明显大于(小于)N比特数字输出信号的模拟版本，那么控制信号会以如下方式控制双向计数器，其中它会在下一个采样周期递加计数(递减计数)一个单位。这样一来，相对于当前采样周期而言，所述N比特数字输出信号可以在后续采样周期增加或减少一个单位。根据本专利技术的优选实施例的特征在于量化器包括两个与双向计数器相耦合的比较器。借助于第一比较器，可以检查经过滤波的组合信号是否大于N比特数字输出信号的模拟版本与第一预定阈值之和。这其中将会产生一个第一控制信号。而借助于第二比较器，可以检查经过滤波的组合信号是否小于N比特数字输出信号的模拟版本与第二预定阈值之差。这其中则产生一个第二控制信号。第一和第二控制信号馈送到双向计数器。如果经过滤波的组合信号比N比特数字输出信号的模拟版本加上(减去)阈值还要大(小)，那么双向计数器将会在下一个采样周期递增计数(递减计数)一个单位。如果经过滤波的组合信号处于第一和第二阈值所确定的间隔以内，那么双向计数器在下一个取样周期保持其数值。优选的，∑-Δ转换器的环路滤波器是级联积分器，所述级联取决于用以获取∑-Δ A/D转换器相对于模拟输入信号波动的快速响应的环路滤波器的阶数。出于说明目的，在附图中显示了根据本专利技术的∑-Δ转换器的优选实施例唯一的附图是依照本专利技术的∑-Δ A/D转换器的实施例的示意性概述。该图中显示了根据本专利技术的∑-Δ A/D转换器2的示意性概述。所述∑-Δ A/D转换器2可以基于一个模拟输入信号6来产生一个N比特数字输出信号4。∑-Δ A/D转换器2包括一个带有用于产生N比特数字输出信号4的多比特量化器8的控制环路。此外，所述控制环路还包括基于N比特数字输出信号4来产生N比特数字输出信号的模拟版本14并处于第一反馈环路12中的D/A转换器10。∑-Δ A/D转换器2还包括一个组合器16，所述组合器通过组合模拟输入信号6与N比特数字输出信号的模拟版本14来产生一个组合信号18。此外，∑-Δ A/D转换器2还包括一个通过对组合信号18进行滤波来产生一个经过滤波的组合信号22的环路滤波器20。在这个实例中，所述环路滤波器20是一个积分器。量化器8包括两个比较器24.1、24.2以及一个双向计数器26。这两个比较器24.1、24.2与双向计数器26的组合充当一个闪速转换器，在这里也可将其称为伪多比特闪速转换器。以下将会更详细地论述比较器24.1、24.2与双向计数器26的组合的操作。∑-Δ A/D转换器2包括第二反馈环路27。N比特数字输出信号的模拟版本可以由第二反馈环路27馈送到量化器8。相对于第一反馈环路12的时间常数而言，第二反馈环路27的时间常数是可以忽略的。因此，在N比特数字输出信号4变成∑-ΔA/D转换器2的输出之后，量化器8可以在相对较短的时间里处理N比特数字输出信号的模拟版本14。这是∑-Δ A/D转换器2的一个非常重要的方面，因为它使得量化器8能在仅仅使用两个比较器24.1和24.2的同时充当一个多比特闪速转换器。在量化器8中，模拟版本14经由第二反馈环路27馈送到第一阈值设置块28.1以及第二阈值设置块28.2。第一阈值设置块28.1将一个正值的预定第一阈值添加给N比特数字输出信号的模拟版本14，从而产生一个第一基准信号30.1。随后，所述第一基准信号30.1馈送到第一比较器24.1。第二阈值设置块28.2则是通过减去一个正值预定第二阈值来产生一个第二基准信号30.2。而所述第二基准信号30.2则馈送到第二比较器24.2。第一比较器24.1基于经过滤波的组合信号22以及第一基准信号30.1来产生一个第一控制信号32.1。如果经过滤波的组合信号22大于第一基准信号30.1，那么第一比较器24.1会将第一控制信号32.1设定成逻辑值1。如果经过滤波的组合信号22小于第一基准信号30.1，则将第一控制信号32.1设定成逻辑值0。以类似的方式，第二比较器24.2是基于经过滤波的组合信号22以及第二基准信号30.2来产生第二控制信号32.2的。如果经过滤波的组合信号22大于第二基准信号30.2，那么第二比较器24.2将第二控制信号本文档来自技高网...

【技术保护点】
一种基于模拟输入信号（６）来产生Ｎ比特数字输出信号（４）的∑－ΔＡ／Ｄ转换器（２），包括一个控制环路，其中所述控制环路包括一个量化器（８），所述量化器包含至少一个用于产生Ｎ比特数字输出信号（４）的比较器（２４．１、２４．２），以及一个基于Ｎ比特数字输出信号（４）来产生Ｎ比特数字输出信号（４）的模拟版本（１４）、并且处于控制环路第一反馈环路（１２）之中的Ｄ／Ａ转换器（１０），其特征在于：量化器（８）还包括一个与比较器（２４．１、２４．２）相耦合的双向计数器（２６），其中Ｄ／Ａ转换器（１０）与处于控制环路的第二反馈环路（２７）之中的比较器（２４．１、２４．２）相耦合。

【技术特征摘要】
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【专利技术属性】
技术研发人员：HM舒尔曼斯，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]