全数字式频率/相位恢复电路制造技术

一种全数字式频率／相位恢复电路，包含：一磁滞比较单元，接收一输入信号，并产生一比较信号；一计数器，接收比较信号，并计数该比较信号的每个高电平与低电平相对于一计数时钟脉冲的脉冲数，并输出脉冲值；一频率计算单元，接收脉冲值并计算输入信号的每个高电平与低电平的频率，并产生一频率值；一多相位时钟脉冲产生器，根据频率值产生多个频率相同但相位不同的多个参考时钟脉冲；一转换侦测单元，接收比较信号并产生一转换信号；一相位调整单元，根据取样时钟脉冲与转换信号的相位关系产生一相位选择信号；以及一多工器，根据相位选择信号从多个参考时钟脉冲中选择并输出一个参考时钟脉冲作为取样时钟脉冲。

【技术实现步骤摘要】

本专利技术是关于频率/相位恢复电路，特别是关于根据输入信号来产生与输入信号频率相同的多相位参考时钟脉冲，并根据输入信号的相位从多相位参考时钟脉冲选择一参考时钟脉冲作为输出时钟脉冲的全数字式频率/相位恢复电路。
技术介绍
在具有交叉资料干扰(Inter Symbol Interference，ISI)的环境中，因为所读取的资料受到前后资料位的影响，所以常以部分响应最大可能PRML的技术来实现。但是，在利用部分响应最大可能PRML技术来读取资料时，必须要能正确取样输入信号，才能正确地产生资料。图1所示为一般利用部分响应最大可能PRML技术来读取资料的架构图，例如读取光盘所烧录的资料。如该图所示，该架构包含一模拟数字转换器(Analog to Digital Converter，ADC)12、适应性均衡器(AdaptiveEqualization)13、Viterbi解码单元(Viterbi Decoder)14、以及一时序恢复单元(Timing Recovery unit)15。模拟数字转换器12接收输入信号，例如从光盘撷取的射频(Radio Frequency，RF)信号，并根据一取样时钟脉冲(Sampling Clock)取样该输入信号后，产生一取样信号。适应性均衡器13接收取样信号并产生一均衡信号。Viterbi解码单元14根据均衡信号解码出所对应的输出信号。时序恢复单元15则根据输入信号产生取样时钟脉冲给模拟数字转换器12，藉以让模拟数字转换器12可在适当取样点取样到正确信号。至于适应性均衡器13与Viterbi解码单元14的架构为已知技术，不再重复说明。若时序恢复单元15所产生的取样时钟脉冲的相位不是最佳取样点，则可能会因为模拟数字转换器12所取样的资料偏差太大，造成Viterbi解码单元14无法解码出正确的资料。常用的PRML的同步技术包括1.数字同步资料接收器的时序恢复技术(Kurt H.Mueller，MarkusMuller，“Timing recovery in digital Synchronous data receivers”，IEEETrans.on Comms.，Vol.，com-24，No.5，May 1976，pp-516-531)。该算法(algorithm)的取样频率为1/T，但是只作相位同步没有频率同步。2.磁性记录系统的特性(Alexander Taratorin，“Characterization ofMagnetic Recording Systems”，p187～188)。该系统是利用信号斜率法来产生取样时钟脉冲，该斜率法的取样频率必需大于1/T才可取得斜率信号，因此模拟数字转换器(ADC)的功率较大，设计难度也高。而且本法也只作相位同步没有频率同步。3.对取样的接收器的ABPSK/QPSK时序错误侦测器(F.M.Gardner，“ABPSK/QPSK Timing Error Detector for Sampled Receiver”，IEEE Trans.On Comms.，vol.COM-34，pp423-429，May，1986)。该侦测器的算法的取样频率2/T，因此模拟数字转换器的功率较大，设计难度也高。本法也只作相位同步没有频率同步。过去的方法在频率同步方面需使用非全数字式的锁相回路，因为非全数字，所以当制程进步时无法使用到其相对的好处，包括功率降低及自动布线等。
技术实现思路
有鉴于上述问题，本专利技术的目的是提供一种全数字式频率/相位恢复电路，可根据输入信号来产生与输入信号频率相同的多相位参考时钟脉冲，并根据输入信号的相位从多相位参考时钟脉冲选择一参考时钟脉冲作为取样时钟脉冲。为达成上述目的，本专利技术全数字式频率/相位恢复电路包含一磁滞比较单元(comparator with hysteresis)，接收输入信号，并产生一比较信号，该比较信号在该输入信号高于一高参考电压时转变为高电平(高位准)，且该比较信号在该输入信号低于一低参考电压时转变为低电平(低位准)；一计数器(counter)，接收比较信号，并计数该比较信号的每个周期相对于一计数时钟脉冲的脉冲数，并输出脉冲值，其中该计数时钟脉冲的频率高于该比较信号的频率；一频率计算单元(frequency calculator)，接收脉冲值，并计算输入信号的频率，并产生一频率值；一多相位时钟脉冲产生器(multi-phase clock generator)，接收频率值，并根据该频率值产生多个频率相同但相位不同的多个参考时钟脉冲；一转换侦测单元(transitiondetector)，接收比较信号，并产生一转换信号，其中该转换信号在比较信号由高电平转换为低电平以及由低电平转换为高电平时会被致能(enable)一预设时间；一相位调整单元(phase adjusting unit)，接收取样时钟脉冲与转换信号，并根据该取样时钟脉冲与转换信号的相位关系产生一相位选择信号；以及一多工器(multiplexer)，接收多个参考时钟脉冲，并根据相位选择信号从所述多个参考时钟脉冲中选择并输出一个参考时钟脉冲作为取样时钟脉冲。由于本专利技术全数字式频率/相位恢复电路可根据输入信号来产生与输入信号频率相同的多相位参考时钟脉冲，并根据输入信号的相位从多相位参考时钟脉冲选择一参考时钟脉冲作为取样时钟脉冲。因此即使输入信号的频率改变，本专利技术也可随之调整多相位参考时钟脉冲的频率，使取样时钟脉冲均位于最佳取样点。附图说明图1所示为一般利用部分响应最大可能PRML技术来读取资料的架构图；图2所示为使用本专利技术频率/相位恢复电路的部分响应最大可能PRML技术来读取资料的架构图；图3为信道(通道)21的一种实施例；图4A为步阶波形；图4B所示为图3信道的函数h(t)的波形；图5显示另一个实施PR1221信道的电路；图6显示信道信号的一个波形例子；图7显示频率/相位恢复单元25的实施例；图8显示磁滞比较单元251的输出波形的一个例子；图9显示相位调整单元256的一个实施例；图10显示信道信号、比较信号与多相位参考时钟脉冲的示意图。具体实施例方式以下参考图式详细说明本专利技术全数字式频率/相位恢复电路。图2所示为使用本专利技术全数字式频率/相位恢复电路的部分响应最大可能PRML技术来读取资料的架构图。如该图所示，该架构包含一信道21、一模拟数字转换器12、适应性均衡器13、Viterbi解码单元14、以及一频率/相位恢复单元(frequency/Phase Recovery unit)25。模拟数字转换器12接收输入信号，例如从光盘撷取的射频(Radio Frequency，RF)信号，并根据一取样时钟脉冲(Sampling Clock)取样该输入信号后，产生一取样信号。适应性均衡器13接收取样信号并产生一均衡信号。Viterbi解码单元14根据均衡信号解码出所对应的输出信号。频率/相位恢复单元25则根据输入信号产生取样时钟脉冲给模拟数字转换器12，藉以让模拟数字转换器12可在适当取样点取样到正确信号。至于适应性均衡器13与Viterbi解码单元14的架构为已知技术，不再重复说明。由于从光盘读取的输入信号为非零回复(Non-return zer本文档来自技高网...

【技术保护点】
一种全数字式频率／相位恢复电路，是根据一输入信号的频率与相位产生一取样时钟脉冲，其特征在于包含：一磁滞比较单元，接收前述输入信号，并产生一比较信号，该比较信号在该输入信号高于一高参考电压时转变为高电平，且该比较信号在该输入信号低于一 低参考电压时转变为低电平；一计数器，接收前述比较信号，并计数该比较信号的每个周期相对于一计数时钟脉冲的脉冲数，并输出脉冲值，其中该计数时钟脉冲的频率高于该比较信号的频率；一频率计算单元，接收前述脉冲值，并计算前述输入信号的频 率，并产生一频率值；一多相位时钟脉冲产生器，接收前述频率值，并根据该频率值产生多个频率相同但相位不同的多个参考时钟脉冲；一转换侦测单元，接收前述比较信号，并产生一转换信号，其中该转换信号在前述比较信号由高电平转换为低电平以及 由低电平转换为高电平时会被致能一预设时间；一相位调整单元，接收前述取样时钟脉冲与前述转换信号，并根据该取样时钟脉冲与转换信号的相位关系产生一相位选择信号；以及一多工器，接收前述多个参考时钟脉冲，并根据前述相位选择信号从所述多 个参考时钟脉冲中选择并输出一个参考时钟脉冲作为前述取样时钟脉冲。...

【技术特征摘要】

【专利技术属性】
技术研发人员：林文昌，
申请(专利权)人：宏阳科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]