锁相环电路、再现装置和相位锁定方法制造方法及图纸

本发明专利技术提供锁相环电路、再现装置和相位锁定方法，通过它们可以加宽捕获范围和锁定范围。在锁定锁相环电路之前，参考石英振荡器的参考时钟，对压控振荡器输出时钟进行计数，而且提取在从磁盘和参考时钟再现行程长度有限码之间的误差分量。然后，根据输出时钟的计算值与提取的误差分量的相加结果，构成ＰＬＬ电路。在锁定锁相环电路之后，检测压控振荡器的输出时钟对从磁盘再现的行程长度有限码的相位误差，而且根据检测的相位误差构成ＰＬＬ电路。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及驱动磁盘类型记录媒体以固定线性速度旋转从而进行数据再现的再现装置，和应用于上述类型的再现装置的锁相环电路和相位锁定方法。其中采用诸如压缩磁盘(CD)等的磁盘作为记录媒体的系统已十分普及。在上述类型的系统中，把对其已执行EFM调制(8至14调制)(它是一种行程长度有限码)的记录数据记录在磁盘上。此外，对于旋转磁盘的操作，采用CLV(恒定的线性速度)。在相关现有技术CLV旋转伺服中，例如，把从磁盘读出的EFM信号输入到锁相环电路(下面，将其简称为PLL电路)以提取时钟，而且把上述提取的时钟与由晶体元件获得的参考时钟相比较以获得旋转误差信息。然后，把旋转误差信息反馈到用于旋转磁盘的主轴马达，从而可以获得恒定线性速度的旋转状态。为了允许如上所述的CLV伺服电路起作用，必需在正确提取时钟的情况下锁定PLL电路。为此，需要执行粗调伺服控制(rough servo control)的结构，它一旦启动主轴马达，首先就把提取的EFM信号拉入PLL电路的捕获范围。间而言之，例如，在磁盘再现装置中，一旦启动主轴旋转，粗调伺服电路首先执行旋转伺服控制达一定程度，然后在锁定PLL电路的那一刻，将CLV伺服操作从粗调伺服电路变成普通的CLV牵引伺服电路。附图说明图1示出对于磁盘再现装置的CLV伺服系统的结构。参照图1,CLV伺服系统包括粗调伺服电路100和CLV速度检测电路110。在粗调伺服电路100中，首先将从磁盘再现的EFM信号输入到凹点长度测量电路101(pitlength measurement circuit)。FEM信号是行程长度有限码，规定了它的代码链的最大反转间隔是11T而且最小反转间隔是3T，以及凹点长度测量电路101按照由晶体(XTAL)元件产生的参考测量时钟为基准，测量在输入的EFM信号边缘之间的凹点长度，并向最大值保持电路102提供测得值的信息。最大值保持电路102有选择地保持从凹点长度测量电路101输入的凹点长度的测量信息中的最大值，并在下阶段，把最大值输出到最小值保持电路103。最小值保持电路103有选择地保持从最大值保持电路102输入到最小值保持电路103的最大值中的最小值，并输出最小值。然后，最小值保持电路103所保持的值示出由最大值保持电路102获得的最大凹点长度中的最小凹点长度。换句话说，即使由于读取误差(例如，由磁盘等损坏所引起的)使EFM信号示出长于11T的反转间隔，它们也被删除，而且获得与11T十分近似的最大凹点长度的信息。虽然由最小值保持电路103用这种方法在某一范围内获得接近于11T(它是最长反转间隔)的凹点长度的信息，但是11T检测电路104把由最小值保持电路103所保持的凹点长度(反转间隔值)与作为参考的11T的凹点长度相比，从而输出对三个值的误差信号。间而言之，11T检测电路104输出在三种情况下的三个不同值的比较信号，这三种情况包括由最小值保持电路103所保持的值与作为参考的11T的凹点长度互相相等的情况、作为参考的11T的凹点长度较长的情况和作为参考的11T的凹点长度较短的情况。提供用这种方法获得的误差信号作为到主轴马达(图1中未示出)牵引伺服信号(pull-in servo signal)CLV-1，从而对CLV执行粗调伺服控制。CLV速度检测电路110包括同步模式检测电路111，如图1所示，输入用于时钟提取的与从PLL电路(图1中未示出)输出的时钟相对应的EFM信号和信号PLCK(例如，频率为4.3218MHz)。在EFM信号的一个帧(588比特)的顶部，编有24比特的同步模式的代码。由来自帧的顶部的11T、11T和2T的固定模式形成同步模式。在同步模式检测电路111中，运用信号PLCK作为参考时钟，通过以凹点为单位对输入的EFM信号进行计数(换句话说，以每588比特就进行一次计数)，检测同步模式。向内插保护电路112提供同步模式检测电路111的检测输出。例如，由于漏失再现信号、跳动的影响等，从而如果在原始位置上没有检测到同步模式或者在同步模式不应最初出现的位置上检测到同步模式，那么内插保护电路112执行同步模式、窗口保护等的内插处理。分流从内插保护电路112输出的同步模式的信息，而且把它输入到帧同步产生电路113和速度计数器114。帧同步产生电路113根据帧同步的输入检测信号产生帧同步信号，而且帧同步信号用作所需的信号处理等。同时，在速度计数器114中，在由晶体元件生成的预定频率下，对时间上与信号PLCK同步的帧同步进行计数，从而可以获得速度误差信息。输出速度误差信息作为速度检测信号CLV-2。向用于如图1所示的主轴马达的马达提供速度检测信号CLV-2，从而在检测到同步模式的情况下(即，在锁定PLL电路的情况下)可以进行CLV控制。应注意，虽然这里未示出，但是对于CLV控制，例如，还运用通过将由PLL电路产生的时钟与同相的晶体元件的预定频率信号相比较所获得的相位误差信号，以及速度检测信号CLV-2。在具有上述结构的CLV伺服系统中，例如，一旦主轴马达开始旋转，就用粗调伺服电路100的系统来执行粗调伺服控制，以控制主轴马达的旋转速度，直至将PLL电路牵引入上述它的捕获范围。然后，在锁定PLL电路的情况下，执行从粗调伺服电路系统到CLV速度检测电路110的改变，将磁盘旋转的速度控制在恒定的线性速度。此外，已知具有考虑到捕获范围和锁定范围扩展的宽捕获功能的另一种PLL电路为PLL电路用于再现与EFM信号同步的位时钟。图14示出具有上述宽捕获功能的PLL电路的结构的例子。应注意，如图14所示的PLL电路具有这样的结构，它允许在捕获范围没有扩展的情况下普通操作的正常模式和提供宽捕获功能的宽模式之间进行变换。参照图14，所示的PLL电路200包括两个PLL电路系统，它包括系统时钟PLL电路300和RFPLL电路400。系统时钟PLL电路300包括分频器302，它分频由外部石英振荡器301生成的预定频率并将经分频的参考信号作为比较参考信号输入到相位频率比较器303。相位频率比较器303对由分频器307→分频器308→可变分频器309分频的压控振荡电路(VCO压控振荡器)306的振荡频率信号以及上述参考信号的相位和频率进行比较，并输出它们之间的误差信号。向开关304的终端T·N提供误差信号。例如，由从系统控制器(未图示)输出的正常/宽模式变换信号控制开关304，从而它的终端Tout有选择地与它的终端T·W(以宽模式)或者终端T·N(以正常模式)相连。向终端T·N提供从相位频率比较器303输出的误差信号，而且向终端T·W提供主轴旋转信息。主轴旋转信息是具有与用于驱动磁盘以旋转的主轴马达的旋转速度(未图示)相对应的信息值。由低通滤波器305滤波从开关304输出的信号，而且作为误差控制信号输入到VCO306。以电压值作为误差控制信号控制VCO306的振荡频率。把振荡频率输出到分频器307。如此构成开关310，从而通过从与开关304相类似的系统控制器(未图示)向它提供的正常/宽模式变换信号，它的终端Tout有选择地与它的终端T·W或另一个终端T·N相连。向开关310的终端T·W提供通过用分频器307分频VCO306的振荡输出所获得的频率信号，而且向终端T·N本文档来自技高网...

【技术保护点】
一种锁相环电路，其特征在于，包括：用于生成具有预定频率的参考信号的参考信号生成装置；用于根据由所述参考信号生成装置生成的参考信号，对压控振荡器的输出时钟频率进行计数的第一计数装置；用于根据由所述参考信号生成装置输出的参考信号对输 入的行程长度有限码的频率进行计数的第二计数装置；用于计算由所述第一计数装置计数的所述压控振荡器的输出时钟的频率和由所述第二计数装置计数的行程长度有限码的频率之间的差异信息的计算装置；用于在所述压控振荡器的输出时钟和输入的行程长度有限 码之间提取相位误差低频分量的提取装置；用于有选择地在从所述提取装置提供的所述相位误差低频分量和从所述计数装置提供的所述差异信息之间变换的变换装置；用于积分所述变换装置的输出的积分装置；用于在所述压控振荡器的所述输出时钟和所述输入 的行程长度有限码的频率之间进行相位比较并输出相位比较信息的相位比较装置；用于把所述积分装置的积分输出和来自所述相位比较装置的所述相位比较信息相加以产生振荡控制信号并向所述压控振荡器输出振荡控制信号的加法装置；用于鉴别锁相环是否锁定的 锁定鉴别装置；和用于如下控制的变换控制装置，从而当由所述相位鉴别装置确定锁定所述锁相环时，选择从所述提取装置提供的所述相位误差低频分量，以输入到所述积分电路，或者当由所述相位鉴别装置确定没有锁定所述锁相环时，选择从所述计数装置提供的所述 差异信息以输入到所述积分电路。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：中二，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]