一种用于从多个输入基准信号之一恢复时钟信号的时钟恢复电路，其中包括用于每个输入的获取式锁相环，每个获取式ＰＬＬ具有用于把输入信号的相位与反馈信号相比较的相位比较器，以及接收来自相位比较器的输入的第一和第二数控振荡器（ＤＣＯ），获取式ＰＬＬ的第一ＤＣＯ处于反馈环路中，以把一个输入提供到相位比较器，并且获取式ＰＬＬ的第二ＤＣＯ具有导入与获取式ＰＬＬ的第一ＤＣＯ相关的相位偏移的控制输入端，并且把一个输出提供到获取式ＰＬＬ；输出ＰＬＬ，其具有可选择连接到每个获取式ＰＬＬ的输出端的相位比较器，输出ＰＬＬ具有为电路提供输出的第一ＤＣＯ，以及在反馈环路中把反馈信号提供到输出ＰＬＬ的相位比较器的第二ＤＣＯ，输出ＰＬＬ的第二ＤＣＯ具有控制输入端，用于导入与输出ＰＬＬ的第一ＤＣＯ相关的相位偏移；以及控制单元，用于在从一个输入切换到另一个输入过程中，把获取式电路的第二ＤＣＯ和输出ＰＬＬ的第二ＤＣＯ的相位设置为一个共同值，以避免在切换基准信号时出现瞬间相位误差。（*该技术在2021年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术一般涉及数字定时电路，特别涉及能够从受到抖动影响的输入信号选择中恢复时钟信号的数字锁相环。
技术介绍
在数字建网应用中，需要为SONET(同步光网)OC-N和STS-N接口电路，以及TI或EI主要速率(primary rate)数字传输链路提供时间基准。这些定时信号必须满足相关的标准，例如，用于STRATUM3E，3和4E时钟以及SONET最小时钟(SMC)的BELLCORE GR-124-CORE和GR-253-CORE推荐标准。这些标准对输入基准和所产生的输出时钟之间的传输特性具有严格的要求，并且它们特别地规定对于可能由于输入基准之间的切换而在输出时钟产生的相位扰动的限制。提供这种定时信号的方法是采用锁相环。一般来说，这包括把输入基准信号与由适当的因子分频的环路输出相比较的相位比较器、消除高频波动的环路滤波器、以及按照这样一种方式来控制频率以消除由相位检测器所检测的相位差的受控振荡器。美国专利No.5,602,884中公开一种锁相环，其利用由20MHz时钟所定时的DCO与一个抽头延迟线路的组合。由于DCO直接控制该抽头延迟线路，因此可以把无抖动精度保持在一个时钟周期的几分之几。该分数由抽头延迟线路的每个抽头延迟时间所限制。如该专利中所述，用于使对输出时钟的相位扰动最小化的常规方法如下不是把相位比较器直接连接到有效输入基准上，而是把一个中间电路连接在该输入基准和相位比较器之间。该中间电路包括与所产生输出时钟相同步的由相对较高速度的时钟所定时的向上/向下计数器。该计数器的输出产生一个虚拟基准，其随后到达相位比较器。在基准重新调整启动之后，出现如下系列事件。PLL被置于保持模式。通过对高速时钟周期计数而调整输出时钟与所指定的基准时钟之间的相位差。随后从计数器中减去该数值，产生该虚拟输出基准时间。该PLL随后脱离保持状态，并且调整到新调节的虚拟基准。按照这种方式，建立基准时间之间的相位偏移。该方法的主要缺点在于相位建立的精度与应用到该计数器上的频率成比例。该电路仍然被输出时钟产生相位偏移，该相位偏移大到与高速时钟的周期相等。仅仅可以通过增加高速时钟的速度、增加相位建立计数器的尺寸而减小最大的相位偏移，从而增加所需的门电路数目和电路的功耗。本专利技术的一个目的是提供一种具有基准切换机制的锁相环，其减轻现有技术的上述问题。专利技术概述相应地，本专利技术提供一种用于从多个输入基准信号中的一个基准信号恢复时钟信号的时钟恢复电路，其中包括用于每个输入的获取式锁相环(acquisition phase locked loop)，每个所述获取式PLL具有用于把输入信号的相位与反馈信号相比较的相位比较器，以及接收来自所述相位比较器的输入的第一和第二数控振荡器(DCO)，所述获取式PLL的所述第一DCO处于反馈环路中，以把一个输入提供到所述相位比较器，并且所述获取式PLL的所述第二DCO具有导入与所述获取式PLL的所述第一DCO相关的相位偏移的控制输入端，并且把一个输出提供到所述获取式PLL；输出PLL，其具有可选择连接到每个所述获取式PLL的输出端的相位比较器，所述输出PLL具有为所述电路提供输出的第一DCO，以及在反馈环路中把反馈信号提供到所述输出PLL的所述相位比较器的第二DCO，所述输出PLL的第二DCO具有控制输入端，用于导入与所述输出PLL的所述第一DCO相关的相位偏移；以及控制单元，用于在从一个输入切换到另一个输入过程中，把所述获取式电路的第二DCO和所述输出PLL的第二DCO的相位设置为一个共同值，以避免在切换基准信号时出现瞬间相位误差。DCO最好是加速率乘法器(adding rate multiplier)，其中一个DCO在达到溢出条件时产生一个输出信号，并且由余项(remainder)产生时间误差信号，另一个DCO具有可设置的相位。反馈环路最好包括一个抽头延迟线路，以减少抖动。由于每个PLL具有两个DCO，在输入信号切换过程中，仅仅其中一个DCO处于反馈环路中，从而可以消除可设置DCO之间的相位误差，从而避免在输入改变时出现相位跳动。本专利技术还提供一种从多个输入基准信号中的一个基准信号恢复时钟信号的方法，其中包括为每个输入提供获取式锁相环(PLL)的步骤，每个所述获取式PLL包括第一和第二数控振荡器(DCO)；用第一和第二DCO跟踪基准输入信号，所述第一DCO处于所述获取式PLL的反馈环路中，并且所述DCO提供所述获取式锁相环的输出，所述输出PLL包括第一和第二DCO，所述输出PLL的第一DCO提供恢复时钟信号，并且所述输出PLL的所述第二DCO处于所述输出PLL的反馈环路中；以及在切换到另一个基准输入过程中，把所述获取式PLL和所述输出PLL的所述第二DCO的相位设置为一个共同数值。附图简述下面将仅仅通过举例参照附图更加详细地描述本专利技术，其中附图说明图1为现有锁相环的方框图；图2为根据本专利技术一个实施例的锁相环的整体构架的方框图；图3为获取式锁相环的方框图；图4为输出锁相环的方框图；以及图5为用于本专利技术的电路中的数控振荡器的更加详细的示意图。优选实施方式图1所示的现有锁相环包括复用器1，其在两个可能的输入时间“pri”和“sec”之间选择；计数器2，其校正并建立在基准切换时两个时钟之间的相位差；接收基准信号输入的相位检测器3；积分器4；数控振荡器5，用于产生在所需频率的输出信号以及表示输出信号中的时间误差的控制信号；抽头延迟线路6，从由所述控制信号确定的抽头产生的输出信号；以及分频电路器，产生用于相位检测器3和第二输入端的反馈信号以及到达相位建立计数器2的同步高速时钟。积分器4的功能是消除由于基准时钟中心频率与受控振荡器固有频率(freerun frequency)之间的差别而造成输入到输出的相位变化。相位检测器3保证数控振荡器5产生与输入信号相同步的输出。这样一种现有锁相环对于建立输入基准时钟之间的相位差具有限制。该电路可以保证的最小相位偏移是施加到相位建立计数器的高速时钟的周期。现在参照图2，根据本专利技术的原理的锁相环包括附加到每个输入基准的多个获取式数字锁相环10；复用器11，用于把数字化时钟与相位信息以及来自所选择获取式锁相环10的控制信息进行多路复用；输出锁相环12，及锁定到来自复用器11的信号。该输出锁相环12产生作为该电路的输出的稳定时钟。控制模块13，一般是微控制器，控制该设备的操作。20MHz输入时钟被用作为主时钟，其驱动在获取式PLL10以及输出PLL12中的所有数控振荡器(DCO)。通过利用在我们在2000年5月31日递交的共同未决专利申请No.GB 0013059.1“利用多级延迟线路减小抖动的锁相环”中描述的DCO中的相位余项(remainderterm)来减小所产生的输出时钟的抖动。图3更加详细地示出该获取式PLL10。相位比较器21是一个向上/向下计数器22，其计数基准时钟与获取式PLL时钟之间的周期滑移(cycle slip)。通过用抽取器23对周期滑移计数器的输出进行积分和抽样来更加精确地计算相位偏移。用累加器25对相位比较器的输出求积分。在加法器24中把相位比较器的输出与累加器25的输出相加。然后，在一对连接到各个DCO28的加法器29中，把加法器24的输本文档来自技高网...
【技术保护点】
一种用于从多个输入基准信号中的一个基准信号恢复时钟信号的时钟恢复电路，其中包括： 用于每个输入的获取式锁相环，每个所述获取式ＰＬＬ具有用于把输入信号的相位与反馈信号相比较的相位比较器，以及接收来自所述相位比较器的输入的第一和第二数控振荡器（ＤＣＯ），所述获取式ＰＬＬ的所述第一ＤＣＯ处于反馈环路中，以把一个输入提供到所述相位比较器，并且所述获取式ＰＬＬ的所述第二ＤＣＯ具有导入与所述获取式ＰＬＬ的所述第一ＤＣＯ相关的相位偏移的控制输入端，并且把一个输出提供到所述获取式ＰＬＬ； 输出ＰＬＬ，其具有可选择连接到每个所述获取式ＰＬＬ的输出端的相位比较器，所述输出ＰＬＬ具有为所述电路提供输出的第一ＤＣＯ，以及在反馈环路中把反馈信号提供到所述输出ＰＬＬ的所述相位比较器的第二ＤＣＯ，所述输出ＰＬＬ的第二ＤＣＯ具有控制输入端，用于导入与所述输出ＰＬＬ的所述第一ＤＣＯ相关的相位偏移；以及 控制单元，用于在从一个输入切换到另一个输入过程中，把所述获取式电路的第二ＤＣＯ和所述输出ＰＬＬ的第二ＤＣＯ的相位设置为一个共同值，以避免在切换基准信号时出现瞬间相位误差。
【技术特征摘要】
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【专利技术属性】
技术研发人员：西蒙斯基尔斯肯，
申请(专利权)人：扎尔林克半导体股份有限公司，
类型：发明
国别省市：CA[加拿大]
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