半导体结构制造技术

本申请提供一种半导体结构，所述半导体结构包括：衬底，所述衬底上包括第一外延层，且部分所述第一外延层上包括第二外延层；阱保护层，分立的自所述第一外延层的表面向所述第一外延层中延伸并在宽度方向延伸至所述第二外延层的下方；阱接触层，与所述阱保护层的掺杂类型相同，并自所述阱保护层的表面向所述阱保护层中延伸且侧壁和底部被所述阱保护层围绕；金属层，位于所述阱接触层的表面以及所述第二外延层的侧壁和表面。本申请的半导体结构能够降低器件的表面电场、增大正向电流，并提高器件的可靠性。件的可靠性。件的可靠性。

Semiconductor structure

【技术实现步骤摘要】
半导体结构


[0001]本申请涉及半导体器件领域，尤其涉及一种半导体结构。

技术介绍

[0002]在高压器件中，碳化硅二极管因其具有较好的电气性能，被广泛进行研究。碳化硅二极管包括肖特基势垒二极管(SBD)和结势垒肖特基二极管(JBS)，其中肖特基势垒二极管存在着因肖特基势垒降低效应引起的反向漏电流较大的问题，且随着反向偏压的增大，肖特基势垒降低的越严重。而结势垒肖特基二极管能够改善肖特基势垒降低效应且还不影响器件的正向性能。
[0003]但是，目前的结势垒肖特基二极管的电性能还存在着许多缺陷，如表面电场较高、正向电流较小等。

技术实现思路

[0004]本申请要解决的技术问题是提供一种半导体结构，能够降低器件的表面电场、增大正向电流，并提高器件的可靠性。
[0005]为解决上述技术问题，本申请提供了一种半导体结构，包括：衬底，所述衬底上包括第一外延层，且部分所述第一外延层上包括第二外延层；阱保护层，分立的自所述第一外延层的表面向所述第一外延层中延伸并在宽度方向延伸至所述第二外延层的下方；阱接触层，与所述阱保护层的掺杂类型相同，并自所述阱保护层的表面向所述阱保护层中延伸且侧壁和底部被所述阱保护层围绕；金属层，位于所述阱接触层的表面以及所述第二外延层的侧壁和表面。
[0006]在本申请实施例中，所述半导体结构还包括与所述阱保护层的掺杂类型不同的电流扩散层，且所述电流扩散层自相邻所述阱保护层之间的第一外延层表面向所述第一外延层中延伸。
[0007]在本申请实施例中，所述电流扩散层的厚度为0.4μm～1.4μm，宽度为2μm～6μm，且掺杂浓度为6
×
10
15
/cm3～6
×
10
16
/cm3。
[0008]在本申请实施例中，所述阱保护层的掺杂浓度为 6
×
10
16
/cm3～5
×
10
17
/cm3，所述阱接触层的掺杂浓度为 1
×
10
18
/cm3～1
×
10
20
/cm3。
[0009]在本申请实施例中，所述阱接触层的侧壁上的阱保护层的厚度不超过0.2μm，且所述阱保护层的深度为0.6μm～1.2μm，所述阱保护层与所述衬底之间的第一外延层的厚度为8μm～12μm。
[0010]在本申请实施例中，所述金属层还延伸至所述阱接触层中，且位于所述阱接触层中的金属层的厚度为0.1μm～0.3μm。
[0011]在本申请实施例中，所述第一外延层的厚度为8μm～12μm，所述第二外延层的厚度为0.5μm～2μm，且所述第一外延层和所述第二外延层的掺杂浓度为6
×
10
15
/cm3～1.4
×
10
16
/cm3。
[0012]与现有技术相比，本申请技术方案的半导体结构具有如下有益效果：
[0013]通过在衬底上形成第一外延层和第二外延层，并在第一外延层中形成阱接触层，同时通过阱保护层环绕阱接触层的侧壁和底部，避免了因形成阱接触层时造成的晶格损坏导致的漏电现象，阱保护层还可以将电场分推到较深及晶格损坏较少的地方，从而提高器件的可靠性和电性。
[0014]阱保护层还延伸至第二外延层的下方，有利于在反向电压时在阱保护层之间形成耗尽区；进一步地，相邻所述阱保护层之间还可以包括电流扩散层，有利于电流的扩散，可在不增加肖特基的表面电场下，缩减阱保护层的相邻阔度，从而减少单元间距及降低耗尽区对电流的挤压，从而增加肖特基的正向电流及阱保护层的浪涌电流。
[0015]通过在阱接触层的表面以及第二外延层的侧壁和表面形成金属层，使得肖特基表面积大幅度增加，拥有较大的正向电流，同时还使电场远离肖特基表面，进而可以大幅度降低器件的表面电场。金属层还可以延伸至阱接触层中，增大了金属层和阱接触层的接触面积，进一步降低器件的内阻。
附图说明
[0016]以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的专利技术意图。应当理解，附图未按比例绘制。其中：
[0017]图1为一种结势垒肖特基二极管的结构示意图；
[0018]图2为另一种结势垒肖特基二极管的结构示意图；
[0019]图3为本申请实施例的一种半导体结构的形成方法的流程示意图；
[0020]图4至图10为本申请实施例的一种半导体结构的形成方法各步骤的结构示意图；
[0021]图11为本申请实施例的另一种半导体结构的形成方法的流程示意图；
[0022]图12至图16为本申请实施例的另一种半导体结构的形成方法各步骤的结构示意图；
[0023]图17为图2和图9所示的半导体结构的外延层电场仿真结果图；
[0024]图18为图2和图9所示的半导体结构的正向电流仿真结果图。
具体实施方式
[0025]以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
[0026]参考图1，一种结势垒肖特基二极管，包括N型衬底1，所述N型衬底1表面形成有N型外延层2，自所述N型外延层2的表面向内部形成有 P型重掺杂区3，在所述P型重掺杂区3底部形成有P型轻掺杂区4，在所述N型外延层2的表面沉积有金属层5，这种结势垒肖特基二极管仅使用 P型重掺杂区3作为屏蔽结。当加上工作电压后，P型重掺杂区3与N型外延层2接触
的位置损坏比较严重，从而增加P型重掺杂区3的漏电流及不稳定性。另外，由于肖特基表面与P型重掺杂区3的底部较近，P型重掺杂区3与反向电压所形成的耗尽区不能有效降低肖特基表面的电场，从而增大肖特基的反向漏电流。
[0027]参考图2，另一种结势垒肖特基二极管，包括N型衬底10，所述N 型衬底10表面形成有N型外延层20，在所述N型外延层20表面形成有金属层50，且所述金属层50还延伸至所述N型外延层20中。在所述金属层50下方形成有P型重掺杂区30和P型轻掺杂区40。这种结势垒肖特基二极管仅使用P型重掺杂区30作为屏蔽结。当加上工作电压后，P型重掺杂区30与N型外延层20接触的晶格损坏比较严重，从而增加P型重掺杂区30的漏电流及不稳定性。再者，若邻近所述金属层50的P型重掺杂区 30的相邻阔度太窄，便会挤压在P型重掺杂区30之间流通的电流，从而大幅降低正向导通电流；若相邻所述P型重掺杂区30本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底上包括第一外延层，且部分所述第一外延层上包括第二外延层；阱保护层，分立的自所述第一外延层的表面向所述第一外延层中延伸并在宽度方向延伸至所述第二外延层的下方；阱接触层，与所述阱保护层的掺杂类型相同，并自所述阱保护层的表面向所述阱保护层中延伸且侧壁和底部被所述阱保护层围绕；金属层，位于所述阱接触层的表面以及所述第二外延层的侧壁和表面。2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括与所述阱保护层的掺杂类型不同的电流扩散层，且所述电流扩散层自相邻所述阱保护层之间的第一外延层表面向所述第一外延层中延伸。3.根据权利要求2所述的半...

【专利技术属性】
技术研发人员：李浩南，张永杰，周永昌，黄晓辉，董琪琪，
申请(专利权)人：飞锃半导体上海有限公司，
类型：新型
国别省市：