锁相环(PLL)电路及其相位同步方法与动作分析方法技术

锁相环（ＰＬＬ）电路中设有：相位比较器２，作了基准时钟信号和比较时钟信号的相位比较后的相位比较信号具有高电压（以下记为Ｈ）电平、低电压（以下记为Ｌ）电平及基准电平等３值输出，以对应于检测出的相位差的时间宽度输出Ｈ或Ｌ电平信号，无相位差时输出基准电平信号；电平移动器３，使来自相位比较器２的相位比较信号的波形保持为矩形；电压控制振荡器（ＶＣＯ）４，输入Ｈ电平信号来使相位提前，输入Ｌ电平信号来使相位推后；分频器５，将从ＶＣＯ输出的振荡时钟脉冲分频并作为比较时钟信号。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及发生对应于基准时钟信号和比较时钟信号的相位差的PLL(Phase Locked Loop锁相环)电路及其相位同步方法。
技术介绍
例如，在专利文献(特开2004-40227中公报)中，公开了现有的PLL电路。在现有的PLL电路中，装有具有以下特性的相位比较器，即就执行相位比较后的输出信号而言，其高电压电平的矩形波信号的时间宽度与低电压电平的矩形波信号的时间宽度的时间差正比于相位差，在无相位差时，高电压电平与低电压电平的矩形波信号时间宽度相等，省略了被认为必需的环路滤波器，在PLL电路中，在搭载环路滤波器的部分设有工作波形整形电路，使从相位比较电路输出的信号波形保持矩形。另外，电压控制振荡器(VCOVoltage Controlled Oscillator)的设计，以该电压-频率变动特性在将频率变动作为电压的函数时成为奇函数作为前提条件。专利文献1特开2004-40227号公报
技术实现思路
专利技术要解决的课题 由于现有的PLL电路有如上述的结构，需要具有在将频率变动作为电压的函数时成为奇函数的电压-频率特性的VCO。在实际的VCO中，那样的特性只能在部分的范围内得到满足，只能在该范围内使用。另外，上述特性范围宽的VCO是高价格的，存在着所谓电路成本增大的问题。还有，由于上述专利文献1记载的相位比较器不是通用部件，必需另行设计，存在着所谓该部分设计成本增大的课题。再有，在现有的PLL电路中，由于使用上述相位比较器，即使在相位同步结束后的稳定状态，从VCO的输出也存在频率变动。本专利技术的目的在于，得到以低成本且输出的时钟信号的频率变动小的PLL电路。用以解决课题的手段 本专利技术的锁相环(PLL)电路的特征在于设有相位比较器，输入基准时钟信号和比较时钟信号并比较基准时钟信号和比较时钟信号的相位差，根据相位差，生成并输出具有3个电压电平的矩形波信号；电平移动器，输入从相位比较器输出的矩形波信号，移动矩形波信号的电压电平，并输出使该电压电平移动后的矩形波信号；电压控制振荡器(VCO)，输入从电平移动器输出的矩形波信号，并输出其频率对应于该矩形波信号的电压电平的时钟信号；以及分频器，将从VCO所输出的时钟信号N分频(N为自然数)后的信号作为比较时钟信号，反馈至上述相位比较器。上述相位比较器的特征在于在基准时钟信号的每一个周期执行基准时钟信号与比较时钟信号的相位比较，生成具有高电压电平、低电压电平及基准电平等3值的矩形波信号。上述相位比较器的特征在于在比较时钟信号中有相位滞后造成的相位差的情况下，使高电压电平的矩形波信号的时间宽度正比于相位差而生成高电压电平的矩形波信号，在比较时钟信号中有相位超前造成的相位差的情况下，使低电压电平的矩形波信号的时间宽度正比于相位差而生成低电压电平的矩形波信号，在无相位差的情况下，不输出高电压电平的矩形波信号和低电压电平的矩形波信号，输出基准电平的信号。上述电平移动器的特征在于将从相位比较器所输出的高电压电平的矩形波信号的电压值和低电压电平的矩形波信号的电压值及基准电平的电压值的3个电压值变换成控制VCO的电压值。上述电平移动器的特征在于，设有被串联连接的多个电阻器；以及根据上述3个电压值变更上述多个电阻的连接并生成控制VCO的电压值的开关。上述相位比较器的特征在于在基准时钟信号的每个周期执行基准时钟信号与比较时钟信号的相位比较，生成具有高电压电平、低电压电平及基准电平等3值的矩形波信号。上述的VCO的特征在于具有任意的电压-频率特性。上述的PLL电路的特征在于以用数列表现PLL电路的响应的数学模型作为工作原理。本专利技术的锁相环(PLL)电路的相位同步方法的特征在于输入基准时钟信号和比较时钟信号，比较基准时钟信号与比较时钟信号的相位差，根据相位差生成并输出具有3个电压电平的矩形波信号；输入上述矩形波信号，移动矩形波信号的电压电平，输出使该电压电平移动后的矩形波信号；输入使上述电压电平移动后的矩形波信号，输出其频率对应于该矩形波信号的电压电平的时钟信号；将上述时钟信号N分频(N为自然数)后的信号作为上述比较时钟信号反馈。其特征还在于在每一个基准时钟信号的周期，执行基准时钟信号与比较时钟信号的相位比较，生成具有高电压电平、低电压电平及基准电平等3值的矩形波信号。本专利技术的锁相环(PLL)电路的动作分析方法，是设有下列部件的锁相环(PLL)电路的动作分析方法，这些部件是相位比较器，输入基准时钟信号和比较时钟信号，比较基准时钟信号的相位和比较时钟信号的相位，生成并输出具有对应于相位差的时间宽度的预定电压电平的矩形波信号；电压控制振荡器(VCO)，输入从相位比较器输出的信号，并输出其频率对应于该信号的电压电平的时钟信号；分频器，将从VCO输出的时钟信号被N分频(N为自然数)后的信号作为比较时钟信号反馈至上述相位比较器；其特征在于将上述基准时钟信号与比较时钟信号的相位差用下述数学模型进行动作分析。θn＝(1-((G·T)/(2π·N)))n·θn自然数π圆周率G对应于VCO的电压-频率特性的常数T基准时钟信号的振荡周期N分频器的分频数(自然数)θ时刻0的相位差θn时刻nT的相位差具体实施例方式实施例1以下，按图说明本专利技术的实施例1的PLL(Phase Locked Loop)电路100。所谓PLL电路也称为相位同步环路等，是生成与输入信号没有相位偏移的输出信号的电路。在图1中，输入端子1是输入基准时钟信号FR的端子。相位比较器2对输入的2个信号的相位进行比较，比较其相位差，输出相位差检测信号。相位比较器2输出高电压(以下记为H)电平矩形波信号和低电压(以下记为L)电平矩形波信号。相位比较器2按照相位差，将H电平矩形波信号的时间宽度或L电平矩形波信号的时间宽度正比于相位差的矩形波作为相位差检测信号PD输出。在无相位差时，相位比较器2输出基准电平电压。电平移动器3是工作波形整形器，使来自相位比较器2的相位差检测信号PD的信号波形保持为矩形。电压控制振荡器(VCOVoltage Controlled Oscillator)4是具有控制端子，可以使振荡频率根据加在控制端子上的直流信号DC的直流电压变化的振荡器。这里，VCO4是使N倍(N为自然数)于基准时钟信号的频率的振荡时钟信号CL发生的振荡器。分频器5是将振荡时钟信号CL分频成1/N，并向相位比较器2输出比较时钟信号FP的时钟分频器。输出端子6是输出振荡时钟信号CL的端子。图2是表示电平移动器3的实现例的图。在图2中，SW1和SW2是根据来自相位比较器2的矩形波信号的输出电平开闭信号接点的模拟开关。SW1是相位检测信号PD仅在H电平矩形波信号时变成ON的开关。SW2是相位检测信号PD仅在L电平矩形波信号时变成ON的开关。除此以外的时间，SW1和SW2都是OFF。SW1和SW2两者不会同时变成ON。R1、R2、R3、R4是设定输入至VCO4的直流信号DC的电压电平的电阻(或其电阻值)。R1、R2、R3、R4被串联连接，外加电压Vcc。SW1和SW2根据来自相位比较器2的矩形波信号的输出电平形成以下的开闭状态。输入至此时的VCO4的直流信号DC的电压电平如下。SW1在ON、SW2在OFF的情况下，由于R2被旁路，成为电压电平＝Vcc×(本文档来自技高网...

【技术保护点】
一种锁相环（ＰＬＬ）电路，其特征在于设有：　　　　相位比较器，输入基准时钟信号和比较时钟信号，比较基准时钟信号与比较时钟信号的相位，根据相位差生成并输出具有３个电压电平的矩形波信号；　　　　电平移动器，输入从相位比较器输出的矩形波信号，移动矩形波信号的电压电平，输出使该电压电平移动后的矩形波信号；　　　　电压控制器（ＶＣＯ），输入从电平移动器输出的矩形波信号，输出其频率对应于该矩形波信号的电压电平的时钟信号；以及　　　　分频器，将从ＶＣＯ输出的时钟信号被Ｎ分频（Ｎ为自然数）后的信号作为比较信号，反馈至所述相位比较器。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：藤原玄一，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]