本发明专利技术公开了一种ＰＬＬ中消除电流过冲的电荷泵电路，它包括上拉开关管Ｐ２、下拉开关管Ｎ２、上拉电流管Ｐ１、下拉电流管Ｎ１、非信号上拉开关管Ｐ３、非信号下拉开关管Ｎ３、上拉电容ＭＰ０、下拉电容ＭＮ０以及电压跟随器，所述电压跟随器ＯＰ的一端与电路输出端相连，另一端与非信号上拉开关管Ｐ３的漏极以及非信号下拉开关管Ｎ３的源极相连，所述上拉开关管Ｐ２的漏极与上拉电流管Ｐ１的漏极相连，下拉开关管Ｎ２的漏极与下拉电流管Ｎ１的漏极相连，上拉电容ＭＰ０与上拉电流管Ｐ１并联，上拉电容ＭＰ０的栅极和漏极短接，下拉电容ＭＮ０与下拉电流管Ｎ１并联，下拉电容ＭＮ０的栅极和源极短接。本发明专利技术结构简单、成本低廉，能够消除电荷泵的电流过冲效应，从而提高锁相环的性能和稳定性。
【技术实现步骤摘要】
本专利技术主要涉及到CMOS锁相环电荷泵的设计领域，特指一种PLL中消除电流过冲的 电荷泵电路。技术背景锁相环(Phase-Locked Loop, PLL)因具备独特的倍频和锁相功能在各种时序系统 中得到了广泛应用。随着集成电路进入GHz的高频时代，对系统时钟的偏差和抖动提出 了更加苛刻的要求，锁相环设计面临严峻挑战。电荷泵是传统锁相环的核心电路之一， 其设计不可避免地存在电流过冲、延时失配、电流失配等非理想因素，成为锁相环性能 提高的瓶颈。为了消除电荷泵过冲给锁相环带来的不稳定性问题，人们采用了许多补偿措施。一 种典型的改进措施为引入电压跟随器，其电路如图1所示。UP信号和DN信号分别是由鉴 相器产生的开关信号，NUP和NDN分别为UP和DN的非信号。UP信号有效时上拉开关闭 合，上拉电流管通过电源VDD开始对滤波器LPF充电，使得滤波器的电压升高，进而改 变锁相环振荡器的振荡频率；同理，DN信号有效时下拉开关闭合，下拉电流管通过地开 始对滤波器LPF放电，使得滤波器的电压降低，进而改变锁相环振荡器的振荡频率。过 冲存在的原因是充放电电流源驱动管的漏极静态电位A和输出电位LPF之间存在电压差。 当充电/放电脉冲(UP/DN)到来时，由于与滤波电容串联的电阻的存在，使得这个电压差 中和速度太慢。 一种消除这个脉冲的方法是使两者之间的电压差总是为零，图中的电压 跟随器可以基本上实现这个目的。电压跟随器实际上是一个具有很大增益的放大器，输 入端"+"接滤波器端口 LPF，输入端"-"接静态电位A，放大器的输出接在输入"-" 端上。因为具有很高的增益，放大器的输入输出端电压基本相等，即A和LPF两点的电 压基本相等。这种补偿措施虽然能在很大程度上消除过冲的影响，但效果不是很理想， 尤其是当充放电电流较小时，过冲效应仍然明显存在。
技术实现思路
本专利技术要解决的问题就在于针对现有技术存在的技术问题，本专利技术提供一种结构 简单、能够消除电荷泵的电流过冲效应，从而提高锁相环的性能和稳定性的PLL中消除电流过冲的电荷泵电路。为解决上述技术问题，本专利技术提出的解决方案为 一种PLL中消除电流过冲的电荷 泵电路，其特征在于它包括上拉开关管P2、下拉开关管N2、上拉电流管P1、下拉电流 管N1、非信号上拉开关管P3、非信号下拉开关管N3、上拉电容MP0、下拉电容MNO以及 电压跟随器，所述电压跟随器OP的一端与电路输出端相连，另一端与非信号上拉开关管 P3的漏极以及非信号下拉开关管N3的源极相连，所述上拉开关管P2的漏极与上拉电流 管Pl的漏极相连，下拉开关管N2的漏极与下拉电流管Nl的漏极相连，上拉电容MP0与 上拉电流管Pl并联，上拉电容MP0的栅极和漏极短接，下拉电容MN0与下拉电流管Nl 并联，下拉电容MNO的栅极和源极短接。所述上拉电流管P1、上拉开关管P2和上拉电容MP0釆用PM0S管，下拉电流管N1、 下拉开关管N2和下拉电容MNO采用醒OS管。与现有技术相比，本专利技术的优点就在于本专利技术的PLL中消除电流过冲的电荷泵电 路，在引入电压跟随器的基础上提出并联旁路电容技术，即在上拉电流源与下拉电流源 的两端分别并联一个合适容值的滤波电容，这样就能够较好地滤去电流源上拉/下拉管上 的微小尖峰噪声，使得电流源的充放电电流更加稳定，进而过冲效应得到进一步抑制。 附图说明图1是现有技术中带电压跟随器的电荷泵电路示意图； 图2是本专利技术的结构原理示意图； 图3是本专利技术的电路结构示意图； 图4是本专利技术电路的HSPICE模拟结果示意图。具体实施方式以下将结合附图和具体实施例对本专利技术做进一步详细说明。如图2和图3所示，本专利技术的一种PLL中消除电流过冲的电荷泵电路，它包括上拉 开关管P2、下拉开关管N2、上拉电流管P1、下拉电流管N1、非信号上拉开关管P3、非 信号下拉开关管N3、上拉电容MPO、下拉电容MNO以及电压跟随器，电压跟随器OP的一 端与电路输出端相连，另一端与非信号上拉开关管P3的漏极以及非信号下拉开关管N3 的源极相连，电压跟随器OP可以采用高增益放大器。上拉开关管P2的漏极与上拉电流 管Pl的漏极相连，下拉开关管N2的漏极与下拉电流管Nl的漏极相连，上拉开关管P2 和下拉开关管N2分别由DN信号和UP信号来控制。上拉电容MPO与上拉电流管Pl并联 作为旁路电容，上拉电容MPO的栅极和漏极短接可以实现所要求的电容功能，电容值的 大小可由上拉电容MPO的尺寸大小来模拟确定；下拉电容丽0与下拉电流管Nl并联作为旁路电容，下拉电容MNO的栅极和源极短接可以实现所要求的电容功能，电容值的大小 可由上拉电容丽O的尺寸大小来模拟确定。这两个电容值不能太大也不能太小，太大会 引起很大的寄生电容干扰电路工作；太小起不到较好的滤波效果，所以合适的容值需要 一定的电路模拟来确定。上拉电流管P1、上拉开关管P2和上拉电容MP0采用PMOS管， 下拉电流管N1、下拉开关管N2和下拉电容丽0采用NMOS管。可调电阻R为调节电流源 电流大小的电阻，R的一端连接电源VDD， 一端连接N1管的栅极。改变R的值可以改变 上拉电流管Pl充电电流的值和下拉电流管Nl放电电流的值。工作原理UP信号和DN信号分别是由检相器产生的开关信号，NUP和NDN分别为UP 和DN的非信号。当UP和DN信号都为低电平时，OUT节点保持电压不变。但上拉开关管 P2的漏极由于上拉电流管P1的作用依然在存储电荷，导致该节点的电压升高。UP信号 为高时，上拉开关管P2开启。这时，由于其漏极的电荷积累使得充电电流过冲，而旁路 上拉电容MPO的存在一是使得上拉开关管P2的漏极电荷积累较少，二是使得过冲效应变 得缓慢，从而保持输出OUT节点的电压不受充电过冲的影响。同理，DN信号为高时，下 拉开关管N2开启，这时由于其源极的电荷泄放形成放电电流过冲，而旁路电容下拉MNO 的存在一是使得下拉开关管N2的源极电荷泄放较少，二是使得泄放过冲效应变得缓慢， 从而保持输出OUT节点的电压不受泄放过冲的影响。在某些高速电荷泵电路中，充放电 电流往往要求精确相等，然而考虑到功耗等一些因素的制约，充放电电流一般都很小(几 十uA)，旁路电容的存在相当于一个辅助滤波器，能够进一步过滤这些小电流上的尖峰噪 声，保证了电路精度和性能。参见图4所示为本专利技术电路的HSPICE模拟结果示意图，由 图可见，当UP信号脉冲到来时电荷泵对滤波器充电，滤波器上的控制电压OUT基本上以 线性特性增长，波形平滑无过冲，电压尖峰很好地得到了消除，提高了锁相环整体性能。权利要求1、一种PLL中消除电流过冲的电荷泵电路，其特征在于它包括上拉开关管P2、下拉开关管N2、上拉电流管P1、下拉电流管N1、非信号上拉开关管P3、非信号下拉开关管N3、上拉电容MP0、下拉电容MN0以及电压跟随器，所述电压跟随器0P的一端与电路输出端相连，另一端与非信号上拉开关管P3的漏极以及非信号下拉开关管N3的源极相连，所述上拉开关管P2的漏极与上拉电流管P1的漏极相连，下拉开关管N2的漏极与下拉电流管N1的漏极相连，上拉电容MP0与上拉电流管P1并联，上拉电容MP0的栅极和漏极短接，下拉电容MN0与下拉电流管N1并联，下拉电容MN0的栅极和本文档来自技高网...
【技术保护点】
一种ＰＬＬ中消除电流过冲的电荷泵电路，其特征在于：它包括上拉开关管Ｐ２、下拉开关管Ｎ２、上拉电流管Ｐ１、下拉电流管Ｎ１、非信号上拉开关管Ｐ３、非信号下拉开关管Ｎ３、上拉电容ＭＰ０、下拉电容ＭＮ０以及电压跟随器，所述电压跟随器ＯＰ的一端与电路输出端相连，另一端与非信号上拉开关管Ｐ３的漏极以及非信号下拉开关管Ｎ３的源极相连，所述上拉开关管Ｐ２的漏极与上拉电流管Ｐ１的漏极相连，下拉开关管Ｎ２的漏极与下拉电流管Ｎ１的漏极相连，上拉电容ＭＰ０与上拉电流管Ｐ１并联，上拉电容ＭＰ０的栅极和漏极短接，下拉电容ＭＮ０与下拉电流管Ｎ１并联，下拉电容ＭＮ０的栅极和源极短接。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈怒兴，何小威，张民选，李少青，陈吉华，赵振宇，马剑武，徐炜遐，吴宏，陈亮，刘征，王建军，高绍全，雷建武，郑东裕，
申请(专利权)人：中国人民解放军国防科学技术大学，
类型：发明
国别省市：43[中国|湖南]
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