一种基于GaN双异质结的单片集成芯片制造技术

本发明专利技术公开了基于GaN双异质结外延片的功率器件与CMOS逻辑电路的集成芯片，包含增强型的p

A monolithic integrated chip based on GaN double heterojunction

【技术实现步骤摘要】
一种基于GaN双异质结的单片集成芯片


[0001]本专利技术属于功率半导体集成电路
，涉及一种基于GaN双异质结外延片的功率器件与CMOS逻辑电路的单片集成芯片。

技术介绍

[0002]CMOS集成技术具有高能源效率，是目前驱动集成电路(IC)的主流选择。当前Navitas等公司的GaN功率IC仅将部分驱动电路与功率器件集成，逻辑控制部分和前级驱动依旧采用Si基IC实现，这种混合集成方案限制了开关频率，且散热和抗辐照性能较差，限制了GaN IC在航天及新一代通信领域的应用。因此实现全GaN CMOS逻辑电路和功率器件的单片集成具有重大意义。其中，GaN基p沟道器件是推动GaN芯片高频化，集成化和小型化的核心单元。常规pMOS利用常关型GaN HEMT的p
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GaN栅极材料实现，但p
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GaN中受主Mg电离能较高，空穴浓度和迁移率较低，限制了pMOS的输出电流能力。此外，对于GaN功率器件，缓解电场集中效应、提高击穿电压是充分发挥GaN材料优良特性，拓展GaN器件应用范围亟待解决的问题。
专利技术本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于GaN双异质结的单片集成芯片，包含增强型的p
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MOS和n
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MOS、耗尽型n
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MOS、具有极化结的增强型功率HEMT和功率SBD、电阻、pn结电容，其中增强型p
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MOS和n
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MOS构成CMOS反相器；GaN双异质结外延片包括沿垂直方向自下而上依次层叠设置的衬底层(1)、GaN缓冲层(2)、GaN沟道层(3)、势垒层(4)、顶部GaN层(5)；所述势垒层(4)和GaN沟道层(3)形成异质结，异质结界面产生二维电子气(2DEG)；所述顶部GaN层(5)和势垒层(4)形成异质结，异质结界面产生二维空穴气(2DHG)；所述增强型p
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MOS制作在顶部GaN层(5)层的一端，其中部有凹槽，且上表面覆盖绝缘栅介质(10)；所述增强型p
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MOS表面沿横向方向上依次分布增强型p
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MOS第一导电材料、增强型p
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MOS第二导电材料和增强型p
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MOS第三导电材料，且三者彼此有间距；所述增强型p
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MOS第一导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入顶部GaN层(5)中，且和顶部GaN层(5)的接触为欧姆接触，其引出端为源电极；所述增强型p
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MOS第二导电材料覆盖在顶部GaN层(5)凹槽处，与绝缘栅介质(10)构成MIS栅结构，其引出端为栅电极；所述增强型p
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MOS第三导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入顶部GaN层(5)中，且和顶部GaN层(5)的接触为欧姆接触，其引出端为漏电极；所述增强型n
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MOS制作在势垒层(4)上并与增强型p
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MOS相邻，增强型n
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MOS对应位置势垒层(4)之上的顶部GaN层(5)被刻蚀掉；所述增强型n
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MOS中部有凹槽，且上表面覆盖绝缘栅介质(10)；所述增强型n
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MOS表面沿横向方向上依次分布增强型n
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MOS第一导电材料、增强型n
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MOS第二导电材料和增强型n
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MOS第三导电材料，且三者彼此有间距；所述增强型n
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MOS第一导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触，其引出端为漏电极；所述增强型n
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MOS第二导电材料覆盖在势垒层(4)凹槽处，与绝缘栅介质(10)构成MIS栅结构，其引出端为栅电极；所述增强型n
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MOS第三导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触，其引出端为源电极；所述耗尽型n
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MOS制作在势垒层(4)上并与增强型n
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MOS相邻，耗尽型n
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MOS对应位置势垒层(4)之上的顶部GaN层(5)被刻蚀掉，且势垒层(4)上表面覆盖绝缘栅介质(10)；所述耗尽型n
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MOS表面沿横向方向上依次分布耗尽型n
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MOS第一导电材料、耗尽型n
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MOS第二导电材料和耗尽型n
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MOS第三导电材料，且三者彼此有间距；所述耗尽型n
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MOS第一导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4) 的接触为欧姆接触，其引出端为源电极；所述耗尽型n
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MOS第二导电材料与绝缘栅介质(10)接触，其引出端为栅电极；所述耗尽型n
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MOS第三导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触，其引出端为漏电极；所述电阻制作在势垒层(4)上并与耗尽型n
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MOS相邻，电阻对应位置势垒层(4)之上的顶部GaN层(5)被刻蚀掉，且势垒层(4)上表面覆盖绝缘栅介质(10)；所述电阻表面左右两端分别设置有电阻第一导电材料、电阻第三导电材料；所述电阻第一导电材料和电阻第三导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触；所述pn结电容制作在顶部GaN层...

【专利技术属性】
技术研发人员：罗小蓉，贾艳江，孙涛，郗路凡，邓思宇，张成，廖德尊，赵智家，魏杰，
申请(专利权)人：电子科技大学，
类型：发明
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