一种ESD保护电路制造技术

本发明专利技术提供一种ESD保护电路，属于集成电路芯片静电放电保护设计技术领域，包括：瞬态探测电路，其包括：第一PMOS管，与第一PMOS管连接的第一和第二NMOS管，与第一PMOS管栅极连接的第一分压元件，与第一分压元件串联的第一电容，与第一NMOS管源极连接的第二电容，与第二电容连接的电流镜电路；静态检测电路，用于根据ESD电压与触发电压间的关系决定是否导通；泄放电路，用于使得ESD电流泄放。用以解决采用现有技术中的ESD保护电路因容易出现闩锁、误触发现象，或者对ESD事件反应慢而造成的芯片内部电路不安全的缺陷，实现瞬态探测和静态检测的结合，有效避免出现闩锁、误触发现象，并保证了对ESD事件的反应速度足够快，进而保证了芯片内部电路的安全。芯片内部电路的安全。芯片内部电路的安全。

【技术实现步骤摘要】
一种ESD保护电路


[0001]本专利技术涉及集成电路芯片静电放电保护设计
，尤其涉及一种ESD保护电路。

技术介绍

[0002]集成电路芯片的静电放电(Electronic Static Discharge，ESD)保护设计是半导体工业界关于可靠性设计的重点和难点，随着半导体技术的进步，先进工艺下的ESD防护窗口变窄，给片上ESD保护设计带来了巨大的挑战。全芯片ESD保护设计策略要求针对不同芯片管脚间的不同冲击模式都能提供低阻的泄放通路，电源钳位ESD保护电路是实现这一功能的关键模块，因此，有效的电源钳位ESD保护电路设计是全芯片ESD保护策略是否成功的关键。
[0003]传统的电源钳位ESD保护电路采用瞬态触发模块来快速触发泄放晶体管，泄放晶体管为具有大电流泄放能力的场效应晶体管，这一方案具有在ESD事件下快速放电的特点，能够有效避免过压事件在电源线上造成内部器件失效。但是，因为芯片电源线上也存在很多具有跟ESD事件相同瞬态特性的噪声脉冲，所以此类保护电路如何防止闩锁和误触发现象的发生是设计的难点。
>[0004]当然，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种ESD保护电路，其特征在于，包括：瞬态探测电路、静态检测电路和泄放电路；所述瞬态探测电路，包括：第一PMOS管，与所述第一PMOS管连接的第一NMOS管，与所述第一PMOS管连接的第二NMOS管，与所述第一PMOS管的栅极连接的第一分压元件，与所述第一分压元件串联的第一电容，与所述第一NMOS管的源极连接的第二电容，以及与所述第二电容连接的电流镜电路；静态检测电路，与所述瞬态探测电路连接，用于在所述第一PMOS管导通时，根据ESD电压与设定的触发电压间的关系，决定是否导通；泄放电路，与所述静态检测电路连接，用于在所述静态检测电路导通时导通，使得ESD电流泄放。2.根据权利要求1所述的ESD保护电路，其特征在于，所述第一PMOS管的源极与所述ESD保护电路的电源管脚连接，所述第一PMOS管的栅极与所述第一分压元件与所述第一电容连接的一端、第一NMOS管的漏极以及第二NMOS管的栅极分别连接，所述第一PMOS管的漏极与所述第二NMOS管的漏极连接；所述第一分压元件的另一端与所述ESD保护电路的电源管脚连接；所述第一电容未与所述第一分压元件连接的一端，以及所述第二NMOS管的源极接地。3.根据权利要求2所述的ESD保护电路，其特征在于，所述电流镜电路包括：第三NMOS管和第四NMOS管；所述第三NMOS管的栅极与所述第四NMOS管的栅极连接；所述第三NMOS管的栅极和漏极，以及所述第四NMOS管的栅极与所述第二电容未与所述第一NMOS管的源极连接的一端连接；所述第四NMOS管的漏极与所述第二电容与所述第一NMOS管的源极连接的一端连接；所述第三NMOS管和所述第四NMOS管的源极接地。4.根据权利要求3所述的ESD保护电路，其特征在于，所述静态检测电路，包括：第二PMOS管、第五NMOS管、第二分压元件、第三分压元件以及...

【专利技术属性】
技术研发人员：王源，申子龙，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：