差分发送器制造技术

本发明专利技术提供了一种差分发送器，包括：控制电路，根据输入的信号产生控制信号；驱动器，根据控制电路所产生的控制信号在正输出端和负输出端产生差分信号，其中，所述驱动器包括：多个开关，根据控制电路所产生的控制信号闭合或断开；两组晶体管，包括第一组晶体管和第二组晶体管，基于所述多个开关的闭合或断开，第一组晶体管和第二组晶体管中的一组晶体管不工作，同时另一组晶体管组成自推挽电路；预驱动器，使组成自推挽电路的所述另一组晶体管导通，从而该组晶体管在正输出端和负输出端产生差分信号。该差分发送器在实现转换速率控制功能的同时，能够显著降低输出交叉电压随温度和工艺参数的波动。

【技术实现步骤摘要】

本专利技术涉及集成电路中接口电路的发送器，更具体地讲，涉及一种适用于USB等釆用差分信号通信的接口电路中的差分发送器。
技术介绍
根据USB 1.1的要求，上升时间和下降时间要在4 ns到20 ns以内，因 此要将转换速率(slewrate)控制在这一范围内。图1是示出构成现有技术的差分发送器的电路图。如图l所示，该电路 由发送逻辑和三态控制信号的三态控制逻辑部分、用于实现转换速率控制功 能的转换速率预驱动器和用于驱动大负载的CMOS驱动器组成。较大尺寸的 CMOS驱动管一皮分成三组。当需要发送的DATA信号到达三态控制逻辑部分时，由转换速率预驱动 器对信号进行处理，通过转换速率预驱动器中由四个传输门Tl、 T2、 T3和 T4构成的延时单元，控制每組CMOS驱动管逐次导通。具体地讲，当三态控 制信号为0 (此时，电路处于工作状态)且DATA信号为1时，转换速率预 驱动器中的MP1截止，MN2到MN4迅速导通，分别将CMOS驱动器中的 MNDl 、 MND2和MND3的栅-极拉至地电位，从而使MNDl 、 MND2和MND3 截止；预驱动器中的MP2、 MP3和MP4迅速截止，导通的MN1(MN1的下 拉信号)首先将CMOS驱动器中的MPD3的栅极拉至地电位，使MPD3导通， 此后由于传输门T2和Tl的延时作用，MN1的下拉信号到达MPD2和MPD1 分别有一个和两个单位的延时，经过一个单位的延时，MPD2导通，再经过 一个单位的延时，MPD1导通，从而使上拉电流逐渐增大，达到控制转换速 率的目的。当DATA信号为O时，过程与上述过程类似。所述电路虽然有效地解决了转换速率的控制问题，但是CMOS驱动管的 上拉和下拉驱动能力的对称性随工艺和温度变化波动较差，当用在差分发送 电路中时，两路的对称性差，输出交叉电压在各个CORNER (电路仿真术语， 即，影响电路结果的环境变量，如温度、工艺条件等分别变化时可能产生的条件)下波动大，且由于对称性差的原因，交叉点波动中心偏离电源电压二 分之一处，在很多应用中受到限制。因此，需要这样一种差分发送器，该差分发送器在保证转换速率达到USB 1.1的要求的同时，能够显著降低输出交叉电压随温度和工艺参数的波动。
技术实现思路
本专利技术旨在实现转换速率控制功能的同时，能够显著降低输出交叉电压 随温度和工艺参lt的波动。根据本专利技术的一方面，提供了一种差分发送器，包括控制电路，根据 输入的信号产生控制信号；驱动器，根据控制电路所产生的控制信号在正输 出端和负输出端产生差分信号，其中，所述驱动器包括多个开关，根据控 制电路所产生的控制信号闭合或断开；两组晶体管，包括第一组晶体管和第 二组晶体管，基于所述多个开关的闭合或断开，第一组晶体管和第二组晶体 管中的一组晶体管不工作，同时另一组晶体管组成自推挽电路；预驱动器， 使组成自推挽电路的所述另一组晶体管导通，从而该组晶体管在正输出端和 负输出端产生差分信号。根据本专利技术的另一方面，提供了一种产生差分信号的方法，该方法包括 控制电路根据输入的信号产生控制信号；开关根据控制电路产生的控制信号 闭合或断开；基于开关的闭合或断开，第一组晶体管和第二组晶体管中的一 组晶体管不工作，同时另一组晶体管组成自推挽电路；预驱动器使组成自推 挽电路的所述另一组晶体管导通，从而该组晶体管在正输出端和负输出端产 生差分信号。附图说明通过下面结合附图对示例性实施例进行的详细描述，本专利技术的上述和其 它方面和特点将会变得更加清楚，其中图l是示出构成现有技术的差分发送器的电路图2是示出才艮据本专利技术示例性实施例的差分发送器的框图3示出根据本专利技术示例性实施例的图2中的控制电路的电路图4是示出根据本专利技术示例性实施例的图2中的驱动器的电路图；图5示出当输入的数据信号改变时，图4所示的电路中的开关根据控制电路输出的控制信号进行切换后所得到的图4所示电路的等效电路；图6是用于解释根据本专利技术示例性实施例的差分发送器的输出电压交叉点稳定在电源电压的二分之一处的示图7示出当输入的数据信号改变时，图4所示的电路中的开关根据控制电路输出的控制信号进行切换后所得到的图4所示电路的另一等效电路。具体实施方式 下面将参照图2至图7来描述本专利技术的优选实施例。 图2是示出根据本专利技术示例性实施例的差分发送器的框图。参照图2， 所述差分发送器100包括控制电路110，根据输入端Din+、 Din-上输入的 数据信号和三态控制端OEN、 SUS上输入的三态控制信号产生控制信号；驱 动器120，根据从控制电路110输出的控制信号在输出端产生差分信号D+和 D-。图3示出根据本专利技术示例性实施例的图2中的控制电路110的电路图。 如图3所示，控制电^各110包括AND门111、 115和117， OR门114和116, 反相器112和113。控制电路110的输入为数据信号Din+、 Din-以及三态控 制信号OEN和SUS。 AND门111对三态控制信号OEN和SUS执行AND运 算，AND运算的结果经反相器112被分别输入到反相器113、 AND门115和 117。 AND门115对反相器112的输出和数据信号Din+执行AND运算，产 生控制信号DP—ENP, AND门117对反相器112的输出和数据信号Din-执行 AND运算，产生控制信号DN一ENP。反相器112的输出经反相器113被分别 输入到OR门114和116， OR门114对反相器113的输出和数据信号Din+执 行OR运算，产生控制信号DP—ENN, OR门116对反相器113的输出和数据 信号Din-执行OR运算，产生控制信号DN_ENN。图4是示出根据本专利技术示例性实施例的图2中的驱动器120的电路图。 参照图4，驱动器120包括多个开关Kl至K12,根据控制电路110所 产生的控制信号DP—ENP、 DP一ENN、 DN—ENP和DN—ENN闭合或断开；两 组晶体管，包括第一组晶体管(PMOS晶体管MP1和NMOS晶体管MN2) 和第二组晶体管(PMOS晶体管MP2和NMOS晶体管MN1 ),基于所述多个 开关Kl至K12的闭合或断开，第一组晶体管和第二组晶体管中的一组晶体管不工作，同时另一组晶体管组成自推挽电路；预驱动器，使组成自推挽电路的所述另一组晶体管导通，从而该组晶体管分别在正输出端和负输出端产生差分信号D+和D-。预驱动器包括一个PMOS晶体管MP3和一个NMOS晶体管MN3，并且 预驱动器被两组晶体管共用。预驱动器中的MP3的源极与电源连接，栅极与漏极连接，漏极经开关 K5连接至MN1的栅极，经开关K6连接至负输出端，经开关K7连接至正输 出端，经开关K8连接至MN2的栅极。预驱动器中的MN3的源极与地连接， 栅极与漏极连接，漏极经开关Kl连接至MP1的棚-极，经开关K2连接至负 输出端，经开关K3连接至正输出端，经开关K4连接至MP2的栅极。第一组晶体管中的MP1的源极与电源连接， 一册极分别经开关K9以及开 关K1和K2连接至源极和负输出端，漏极连接至正输出端。第一组晶体管中的MN2的源极与地连接，栅极分别经开关K12以及开 关K8和K7连接至源极和正输出端，漏极连接至负输出端。第二组晶体管中的MP2的源极与电源本文档来自技高网...

【技术保护点】
一种差分发送器，包括：　控制电路，根据输入的信号产生控制信号；　驱动器，根据控制电路所产生的控制信号在正输出端和负输出端产生差分信号，　其中，所述驱动器包括：　多个开关，根据控制电路所产生的控制信号闭合或断开；　 　两组晶体管，包括第一组晶体管和第二组晶体管，基于所述多个开关的闭合或断开，第一组晶体管和第二组晶体管中的一组晶体管不工作，同时另一组晶体管组成自推挽电路；　预驱动器，使组成自推挽电路的所述另一组晶体管导通，从而该组晶体管在正输出端和 负输出端产生差分信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴献，
申请(专利权)人：三星电子株式会社，三星半导体中国研究开发有限公司，
类型：发明
国别省市：KR[韩国]