【技术实现步骤摘要】
本专利技术涉及D触发器设计领域，尤其涉及可降低亚稳态几率的高稳定性D 触发器结构。
技术介绍
对于数字电路而言，整个电路系统应该工作在稳定的状态。D触发器单元 是数字电路中时序逻辑电路常用的电路单元。对于时序逻辑电路，电路单元工 作的稳定性直接影响着整个系统的稳定。因此，D触发器单元的设计必须满足 一定的时序限制，以使整个数字时序电路工作在稳定状态。也就是说，如果D 触发器的设计满足时序限制，就可以保证在输入信号确定的情况下，时序逻辑 电路的输出信号是确定的；如果D触发器不符合时序限制，则D触发器内部第 一级触发单元的信号可能处于亚稳态，D触发器的最终输出信号可能延迟为0, 或者为1，这样的输出信号有可能造成信号传输的延迟，直接导致数据在传输的 过程中出错或者使得数字时序电路失效。典型D触发器的内部结构如图l所示，包括两个结构相同的触发单元7和 8，触发单元7称作第一级触发单元，触发单元8称作第二级触发单元。A、 B 为触发单元7输入和输出节点；C、 D分别为触发单元8的输入和输出节点，11、 21、 31、 41分别连接同一时钟信号(CK)， 12、 22、 ...
【技术保护点】
一种高稳定性Ｄ触发器结构，所述Ｄ触发器由两个相同结构的触发单元串联而成，每个触发单元均包括一个传输门、一个反相器、一个反馈传输电路，传输门和反馈传输电路均连接有时钟控制信号，其特征在于，它还包括：电平偏置电路，所述电平偏置电路与反馈传输电路并联，用于降低或升高所述触发单元的亚稳态输出电平。
【技术特征摘要】
【专利技术属性】
技术研发人员：杨家奇，许胜国，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]
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