具有非易失性元件以产生配置控制信号的可编程逻辑器件制造技术

使用一种边界扫描测试电路（ＪＴＡＧ）接口为一配置寄存器（１５０）内的一组配置锁存器（１５１）提供数据。配置寄存器（１５０）包含在作为测试数据寄存器（ＴＤＲ）（１８０）的ＪＴＡＧ结构内。配置寄存器（１５０）内的每个配置位由配置锁存器（１５１）构成，且每个配置锁存器（１５１）具有在输出逻辑宏单元内用作配置控制信号（１６０）的输出。由一组串联的配置位非易失性元件的侦测锁存器（１２０）或由用于配置、建立原型和测试的ＪＴＡＧ测试数据输入（ＴＤＩ）数据引脚（１０１）来选择性地提供配置寄存器的输入信号（１４９）。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，尤其涉及可编程逻辑器件的配置。
技术介绍
使用非易失性元件的可编程逻辑器件(PLD)是众所周知的。在PLD的早期发展中，使用基本上由形成行列的导体格栅(每个交叉点处有可熔链接)构成的阵列。把数据输出编程为该器件的地址信号所需的组合功能。后来，设计了专用于产生积之和(SOP)逻辑的集成电路(IC)。非易失性存储元件以形成逻辑AND门(积项)的方式在IC内连接。通过把两个或多个AND门的输出作为输入连接到逻辑OR门，OR门的输出将构成一SOP逻辑功能。选择此SOP形式是因为，在本领域内众所周知可把任何复杂的组合功能简化到SOP形式。因此，如果在IC内可获得足够的这类AND和OR门，则可在此IC内实现任何这样的组合功能。PLD的进一步发展包括添加配置位(configuration bit)(CB)来允许SOP功能的输出格式的可编程改变。这导致了输出逻辑宏单元(output logicmacrocell)(OLMC)的发展。OLMC由可被配置用于组合输出或输入或用于寄存输出的可编程逻辑电路制成。在寄存模式中，输出来自触发器。通过编程自动地设定OLMC组合模式配置。图4示出具有两个配置位的典型OLMC 500的方框图。第一配置位501确定OLMC是在寄存模式(通过触发器504)还是在组合模式下进行操作。第二配置位502确定输出是“active-LOW”还是“active-HIGH”。4选1多路复用器(multiplexer)505根据这两个配置位501和502的状态把其四个输入线之一连接到输出三态(tristate)缓冲器507。2选1多路复用器506把三态缓冲器507的输出508或触发器504的Q输出中的任一个通过缓冲器509连回到可编程阵列。在典型的PLD中，使用几个OLMC，每个SOP项用一个，所有的OLMC寄存器具有公共的时钟引脚(pin)。更多基于PLD的新产品已在每个OLMC中包含更多的配置位，以增强器件的灵活性而不增加积项的数目。除了输出极性和寄存对组合输出信号选择以外，这些CB进行的功能诸如传送各个积项用于除了作为OR门输入外的使用、在可供选择的(alternative)时钟之间进行选择、设定和预设器件寄存器的源以及在可供选择的输出使能功能之间进行选择。每个OLMC包括许多CB导致OLMC可以许多方式中的任一种方式来配置。(对于N个二进制级CB，高达2N的这种配置是可能的)。大量配置的难点之一是，IC制造商必须把每个OLMC编程到每个可能的配置(可能有2N个组合)，并对每个配置进行测试以保证所有的配置进行正确地操作。虽然可通过对分别控制独立功能的CB进行编程和测试而稍稍减少测试量，对从非易失性元件构成的CB进行测试是非常昂贵的。例如，一些这样的非易失性元件的擦除和重新编程需要100毫秒或更长的时间。非易失性元件的编程所需的时间甚至比擦除长。由于测试高密度、高性能的PLD很费时，所以对器件的擦除和重新编程所需的任何附加的时间更增加了生产该器件的成本。因此，能把制造PLD的测试阶段中对CB进行擦除和重新编程所需的时间量减到最少是有益的。在图5中示出可用来提供较快的CB重新编程装置的一个方法。在此方法中，把一双稳态配置锁存器(configuration latch)(CL)603包含在用于每个配置位(CB)604的IC中。然后，宏单元使用CL 603的输出来测试配置控制信号605。在IC最初上电时，使侦测使能信号(Sense Enable Signal)601脉动，使得CL 603的状态可由CB 604的非易失性元件来设定。接着，可通过升高复盖(override)使能信号(Override Enable Signal)602而由另一数据输入信号来设定CL 603，从而复盖先前存储在锁存器中的非易失性数据。可在几纳秒或更短的时间内设定简单的双稳态锁存器，因而这明显地减少了改变CB的逻辑状态所需的时间。通过使每个CB包括一个CL，测试CB操作所需的时间不再受到CB重新编程的限制，而要受到每个配置需要确立多少测试矢量及可以多快的速度应用这些矢量的限制。由于先进的测试设备可以极快地应用测试矢量，所以可明显地减少整个配置位测试的时间和成本。然而，先前设计的这种CL的测试能力需要使用许多外部器件引脚来为锁存器提供输入数据。大量的引脚连接使测试硬件变得复杂，从而增加了这些硬件的开发和维修的时间和成本。已开发了许多旨在其它IC测试需求的方法，其中的一些方法使用最少量的外部器件引脚。在IEEE规范1149.1(通常叫做联合测试行动组织(JTAG)规范)中描述了一种这样的方法。图6示出实现JTAG测试所需的外部引脚连接和内部电路的方框图。此方法揭示了使用标准化4引脚(或5引脚)外部接口，利用指令寄存器(IR)701、测试接入端口(TAP)704、包含TAP状态机的TAP控制器703和测试数据寄存器(TDR)702来实现测试功能。公知的4(或5)引脚外部接口为测试接入端口(TAP)704。除了需要少量外部引脚以外，此JTAG方法还具有可用于大量和各种器件测试和操作功能的优点。由于此方法是标准化的，所以支持使用此方法的新测试特点的测试系统硬件和软件的开发相对简单，因而对器件制造商和器件用户来说都是便宜的。以下将提供有关实现JTAG方法的更多细节。
技术实现思路
因此，本专利技术的目的是设计一种系统，可由该系统利用可使配置位非易失性元件被复盖的锁存器对包含实现积项用的非易失性元件的PLD进行重新配置，器件接口使用最少数目的外部器件引脚。在本专利技术中，使用串行数据流为一组配置锁存器(CL)提供数据。在较佳实施例中，使用JTAG接口为配置寄存器(CR)提供数据。CR包含在作为测试数据寄存器(TDR)的JTAG结构中。CR内的每个配置位(CB)由一CL构成，每个CL具有用作宏单元内的配置控制信号的输出。由一组串联的CB非易失性元件的侦测锁存器或由用于重新配置和测试的JTAG测试数据输入(TDI)数据引脚来选择性地提供CR的输入信号。本专利技术预期的其它实施例包括从各个CB非易失性元件到配置寄存器位的并行数据连接，在逻辑上组合在一起来产生配置控制信号的多重并行CR、CL和非易失性元件输出，以及增加一加到CB或CL的控制信号，从而在对CB编程或擦除或者在把数据输入到配置锁存器时把控制信号保持于固定的状态。此外，可使用本专利技术的系统来控制可编程位，这些可编程位不同于位于只包含实现积项用的非易失性元件的PLD内的宏单元内的那些可编程位(例如，保密位(security bit)、引出脚控制选项、全局逻辑配置控制位、速度/功率选项)。在以下描述中详细地描述本专利技术的各实施例。附图概述附图说明图1示出在标准JTAG测试结构中实现的本专利技术的较佳实施例的方框图/示意图。图2示出本专利技术的另一个实施例的方框图/示意图，只示出JTAG测试结构的配置寄存器部分。图3示出在逻辑上组合本专利技术的框架内的配置位和配置锁存器输出信号的方框图/示意图。图4示出已有技术中公知的典型输出逻辑宏单元的方框图/示意图。图5示出已有技术中公知的至配置位的配置锁存器连接的方框图/示意图。图6示出已有技术中公知的IEEE1149.1-1990中所定义的JTA本文档来自技高网...

【技术保护点】
一种用于控制与可编程逻辑器件中的非易失性元件相连的寄存器的系统，其特征在于包括： 包括许多外部器件引脚和被定义为配置寄存器的至少一个测试数据寄存器的边界扫描测试电路，这些外部器件引脚之一被定义为测试数据输入引脚； 一组串联的配置位非易失性元件侦测锁存器（ＣＢＳＬ），ＣＢＳＬ存储非易失性元件的一组数据； 用于在施加第一信号时把来自非易失性元件的这组数据推进到配置寄存器的装置；以及 用于在施加第二信号时把来自测试数据输入引脚的一组测试数据信号推进到配置寄存器的装置。

【技术特征摘要】
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【专利技术属性】
技术研发人员：S拉马默茜，J费伊，WJ塞琪，N伯杰，GS贡韦尔，EJ丹，
申请(专利权)人：爱特梅尔股份有限公司，
类型：发明
国别省市：US[美国]