带自动延迟调整功能的电平变换电路制造技术

一种带自动延迟调整功能的电平变换电路，在输入端子（ｉｎ）的输入信号的振幅电压（第１电源电压ＶＤＤＬ）变高而输出端子（ｏｕｔ）的输出信号的振幅电压（第２电源电压ＶＤＤＨ）变低时，自输出端子（ｏｕｔ）的信号的下降沿延迟时间容易比上升沿延迟时间变长。但因经倒相器（Ｉ１）的反转输入信号被输入电平变换部（Ｌ）并被输入Ｎ型晶体管（Ｎ３）的栅极，所以在输入端子（ｉｎ）的输入信号下降时，Ｎ型晶体管（Ｎ３）为ＯＮ状态，电流由第２电源电压（ＶＤＤＨ）供给到电平变换部（Ｌ）的输出节点（ｎ３），辅助了在电平变换部（Ｌ）中向Ｈ电平的变换。从而能使输出信号的下降沿延迟时间特性和上升沿延迟时间特性的平衡保持良好状态。

【技术实现步骤摘要】

本专利技术涉及位于电源电压不同的2个逻辑电路之间，将一个逻辑电路输出信号的电平变换后，向另一个逻辑电路输出的电平变换电路。
技术介绍
近年来，利用电池供给电源的便携式机器迅猛普及。为了延长电池的驱动时间，迫切要求这些便携式机器中使用的系统节电。而在这些便携式机器中，尤其是携带电话等，除了普通的通话功能外，还要求具备电子邮件、网页的浏览、游戏等多种功能。因此，搭载在这些便携式机器中的半导体集成电路，采用了按照动作所要求的功能来改变内部的各模块的电源电压，使在不要求高速动作的模块中，将电源电压降下来的方法，从而获得多功能化和节电的双效果。其结果，使系统中功能不同的各内部模块出现电源电压的不同情况，在这些功能模块之间就需要变换信号电平的电平变换电路。现在，参阅图15及图16，对现有技术中一般的信号电平变换电路作一叙述。图15是电平变换电路的结构图，图16是表示其输入波形和输出波形的图形。在图15所示的电平变换电路中，如图16所示，当具有内部电压电平VDD1的输入信号V(in)输入后，它就动作，由输出端子(out)就可获得被电平变换成外部电压电平VDD2的输出信号V(out)。此外，在图16中，tpLH表示从输入信号V(in)上升起到输出信号V(out)上升的延迟时间，tpHL表示从输入信号V(in)下降起到输出信号V(out)下降的延迟时间。首先，叙述输入端子(in)的输入信号V(in)，从0V上升到内部电压电平VDD1时的输出信号V(out)的变化。输入信号V(in)的内部电压电平VDD1，被传递给倒相器I1。倒相器I1输出Low(0V)电平的信号，倒相器I2输出内部电压电平VDD1的信号。供给NMOS晶体管N1栅极的输入电压，成为内部电压电平VDD1，该NMOS晶体管N1成为ON状态，另一NMOS晶体管N2的栅极的输入电压为0V，该NMOS晶体管N2成为OFF状态。其结果，供给PMOS晶体管P2的栅极及倒相器I3的输入电压，由外部电压电平VDD2向0V变化，倒相器I3的输出电压从0V向外部电压电平VDD2变化。这时，由于PMOS晶体管P2渐渐成为ON状态，所以供给PMOS晶体管P1的栅极的输入电压，由0V向外部电压电平VDD2变化，PMOS晶体管P1成为OFF状态。其次，叙述输入端子(in)的输入信号V(in)，由内部电压电平VDD1下降成0V时的输出信号V(out)的变化。这时，倒相器I1输出内部电压电平VDD1的信号，倒相器12输出0V。供给NMOS晶体管N1的栅极的输入电压成为0V，该NMOS晶体管N1成为OFF状态，供给NMOS晶体管N2的栅极的输入电压，成为内部电压电平VDD1，该NMOS晶体管N2成为ON状态。其结果，供给PMOS晶体管P1的栅极的输入电压，从外部电压电平VDD2向0V变化。这时，因PMOS晶体管P1渐渐成为ON状态，所以，供给PMOS晶体管P2的栅极及倒相器13的输入电压，从0V变成外部电压电平VDD2，PMOS晶体管P2成为OFF状态。倒相器13的输出电压，即输出端子out的输出信号，从外部电压电平VDD2向0V变化。上述动作，以输入信号(in)的电压电平、电源电压VDD1及VDD2、输出信号(out)的电压电平，各自预先设定的一定值为前提，使各晶体管的栅极长及栅极宽等的设计参数最佳化。这样，电平变换电路可以获得最佳的上升沿及下降沿延迟特性。可是，在所述的现有技术的电平变换电路中，存在着下述问题使内部电压电平VDD1及外部电压电平VDD2的两电源电压变化后，输出信号的上升沿延迟时间tpLH和下降沿延迟时间tpHL之间，会出现较大的时间差，延迟时间的平衡性(一致性)不好。图17示出了变更该电源电压时的延迟时间的变化情况。该图示出了当改变内部电源电压VDD1和外部电源电压VDD2时的输出信号的上升沿延迟时间tpLH和下降沿延迟时间tpHL的特性。在该图中，将内部电源电压VDD1变得越高，上升沿延迟时间tpLH就越短，将外部电源电压VDD2变低时，下降沿延迟时间tpHL逐渐变短，但从中途起(在该图中，是1.35V前后)，又逐渐变长。所以，由此可知将内部电源电压VDD1设计得越高，并且将外部电源电压VDD2设计得越低，延迟时间的平衡就越糟糕。于是，作为解决上述问题的技术，有专利文献1。在该专利文献1中，为了改善上升沿及下降沿的延迟时间的平衡，通过在外部制成控制信号，然后将该控制信号输入给电平变换电路，来改变该电平变换电路的上升沿及下降沿延迟时间的特性。专利文献1特开平11-41090号公告可是，在上述现有技术的电平变换电路中，存在着下述问题由于需要将控制信号从外部输入给电平变换电路，所以增大了包括电平变换电路在内的半导体集成电路的电路规模，增加了布线数量，使电路变得复杂起来。
技术实现思路
本专利技术旨在解决上述问题，目的是要在电平变换电路中，即使输入侧的电源电压及输出侧的电源电压中的一方或双方的电源电压被变更了，也不需要从外部输入控制信号，就能自动调整输出信号的上升沿及下降沿延迟时间的平衡。为了达到上述目的，在本专利技术中，例如，当相对于电平变换后的输出信号的下降沿延迟时间而言，上升沿延迟时间较长而失衡时，作为输出信号，自动地多补偿供给的电流量，缩短上升沿延迟时间，或自动延长输出信号的下降沿延迟时间，从而校正两延迟时间的平衡。也就是说，本专利技术之1的带自动延迟调整功能的电平变换电路，其特征在于，包括输入具有作为第1电源电压与所定电压之间的电位差的第1振幅电压的信号的输入端子；对所述输入端子的输入信号的所述第1振幅电压进行电平变换，使其成为作为第2电源电压与所述所定电压之间的电位差的第2振幅电压的电平变换部；输出经过所述电平变换部变换过的信号的输出端子；以及相应所述第1电源电压及第2电源电压中至少一方的电压值的变更，自动修正被所述电平变换部电平变换后由所述输出端子输出的信号的上升沿延迟时间与下降沿延迟时间的平衡的自动延迟调整电路。本专利技术之2所述的专利技术，是在所述本专利技术之1记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，在自所述输出端子的输出信号的上升沿延迟时间比下降沿延迟时间长时，进行补偿，增加流入所述输出端子的电流量。本专利技术之3所述的专利技术，是在所述本专利技术之2记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，具有N型晶体管，所述N型晶体管，一端被供给所述第2电源电压，另一端与所述输出端子连接，栅极与所述输入端子连接。本专利技术之4所述的专利技术，是在所述本专利技术之3记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，还具有P型晶体管，所述P型晶体管，漏极与所述N型晶体管的源极连接，源极被供给所述第1电源电压，栅极被供给所述第2电源电压。本专利技术之5所述的专利技术，是在所述本专利技术之2记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，具有电流反射镜电路；所述电流反射镜电路具有第1N型晶体管，和第1及第2P型晶体管；所述第1N型晶体管，源极被供给所述所定电压，漏极与所述第1及第2P型晶体管的栅极连接，栅极与所述输入端子连接；所述第1P型晶体管，漏极与所述第1N型晶体管的漏极连接，源极被供给所述第2电源电压；所述第2P型晶体管，漏极与所述输出端子连接本文档来自技高网...

【技术保护点】
一种带自动延迟调整功能的电平变换电路，其特征在于：包括：输入具有作为第１电源电压与所定电压之间的电位差的第１振幅电压的信号的输入端子；对所述输入端子的输入信号的所述第１振幅电压进行电平变换，使其成为作为第２电源电压与所述所定 电压之间的电位差的第２振幅电压的电平变换部；输出经过所述电平变换部变换过的信号的输出端子；以及相应所述第１电源电压及第２电源电压中至少一方的电压值的变更，自动修正被所述电平变换部电平变换后由所述输出端子输出的信号的上升沿延迟 时间与下降沿延迟时间的平衡的自动延迟调整电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：伊东美和，中西和幸，平田昭夫，山本裕雄，初田次康，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]