动态多重输入优先权多任务器及其选择信号的方法技术

一种动态优先权多任务器，包含运算元件互补对及多重运算接脚。该运算元件互补对对应于用以定义运算周期的时脉信号，而运算接脚则以优先顺序配置方式串联耦接于顶端节点与底端节点之间。该运算元件互补对包含对该顶端节点预先充电的上拉运算元件，及在运算期间将底端节点拉至低位准状态的下拉运算元件。每一较高优先顺序的运算接脚用以接收一对应选择信号以及一对应资料信号，且具有对应传输元件。当触发选择信号时，会致能对应资料信号的运算执行以及由较低优先顺序的运算接脚禁能对应传输元件运算。该较低优先顺序的运算接脚包括用以接收最低优先顺序资料信号的资料下拉元件，该资料下拉元件耦接于较高顺序运算接脚的传输元件与该底端节点间。

【技术实现步骤摘要】

本专利技术涉及一种优先权多任务器模式，且特别是关于一种较传统动态多任务器(MUXs)执行速度快的动态多重输入优先权多任务器及其选择具优先权输入资料信号的方法，其中该多重输入优先权多任务器无需一选择信号产生逻辑电路，即可确保选择输入信号间的互斥。
技术介绍
集成电路(IC)，特别是那些执行同步管线(pipeline)架构的集成电路，通常会使用大量的缓存器(registers)。缓存器逻辑在某一周期时间内会保持元件及/或电路的输出信号，以使这些输出信号可被其它元件/电路所接收。在一包含管线式微处理器的时脉系统中，其所使用的缓存器是用以闩锁(latch)及保持(hold)一给定管线阶段(stage)的输出信号，以使该给定管线阶段产生一新的输出信号时，使后续的输入电路可以在运算期间中接收先前产生的输出信号。在现有设计中，通常是在复杂的逻辑运算电路后接续一用以闩锁及保持运算电路输出的缓存器。因此，缓存器的“速度”通常是以它的资料-输出时间(data-to-output time)来衡量，也就是以该缓存器所需的设定时间及其时脉-输出时间(clock-to-output time)的总和。而系统的整个操作速度由逻辑运算电路的延迟(delay)时间与缓存器的速度所限制。为了增加速度，目前的逻辑设计者的作法都是将优先权多任务器(multiplexer；简称MUX)电路以逻辑运算功能与其相对应的缓存器大量结合而成。为更进一步增加速度，优先权多任务器电路更包含使用一动态多重输入多任务器阶段，通过较现有逻辑运算结构快速的动态电路手段，来达成速度增加的目的。在一般情形下，M个资料信号其中一个的选定，是在M-1个选择信号的其中一个触发时，而一选择信号产生逻辑即是用以确保一选择信号的触发使用是具有排他性的，即使是在该动态逻辑运算器的状态是由一配置于NOR型态结构的所有选择输入信号状态所触发的情况下。如上所述，该选择信号产生逻辑的使用是确保选择信号的排他性，以在任一给定时间下，仅能有一个选择信号被主张使用。但这种情形却会在逻辑运算以及整体系统上造成延迟与速度降低，同时在这类的逻辑电路上也会造成布线区域的浪费。
技术实现思路
本专利技术的目的在于克服现有技术的不足与缺陷，提供一种动态多重输入优先权多任务器，根据本专利技术的具体实施例所提供的动态优先权多任务器，包含一运算元件互补对以及多重运算接脚。其中，该运算元件互补对对应于一用以定义运算周期的时脉信号，而该些运算接脚则以一由高至低的优先顺序配置方式串联耦接于一顶端节点与一底端节点之间。该运算元件互补对包含一对该顶端节点预先充电的上拉运算元件，以及一在运算期间将底端节点拉至低位准状态的下拉运算元件。每一较高优先顺序的运算接脚用以接收一对应选择信号以及一对应资料信号，且具有一对应传输元件。当触发一选择信号时，会由一较低优先顺序的运算接脚致能(enable)一对应资料信号的运算执行以及禁能(disable)一对应传输元件禁行运算。该较低优先顺序的运算接脚包括一用以接收最低优先顺序资料信号的资料下拉元件，其中该资料下拉元件耦接于一较高顺序运算接脚的传输元件与该底端节点之间。在一具体实施例中，每一较高优先权的运算接脚包含一对应运算节点、一预充电元件、一资料下拉元件、一下拉传输元件及一下拉选择元件。其中，具有最高优先权的运算接脚所对应的运算节点为一顶端节点，该预充电元件对应于一时脉信号且预充电一对应选择节点，该资料下拉元件耦接于一对应选择节点与一对应运算节点之间且用以接收一对应资料信号，该下拉传输元件耦接于连续运算接脚的连续运算节点之间，而该下拉选择元件耦接于一对应选择节点及一底端节点之间，用以接收一对应选择信号，致能一对应资料信号的运算执行以及在选定时，禁能(disable)一较低优先顺序运算接脚的运算执行，反之，在未选定时，致能(enable)该较低优先顺序运算接脚的运算执行。此外，可提供一对应该时脉信号的额外预充电元件，以对底端节点预先充电。再者，亦可提供一强力的下拉运算元件，每一该下拉运算元件耦接于连续运算节点之间且用以接收一对应资料信号。另外，尚可提供一维持元件，其中每一维持元件耦接于一对应选择节点。而额外提供的预充电元件亦会对每一个运算节点预先充电。根据本专利技术的具体实施例所提供的多重输入优先权多任务器，包含一第一P通道元件、复数个第二P通道元件、一第三P通道元件、一第一N通道元件及复数个第二、第三及第四个N通道元件。其中，第一P通道元件具有一接收时脉信号的闸极，一耦接至电压源的源极以及一耦接至第一运算节点的汲极。每一第二P通道元件具有一接收时脉信号的闸极，一耦接至电压源的源极以及一耦接至对应选择节点的汲极。第三P通道元件具有一接收时脉信号的闸极，一耦接至电压源的源极以及一耦接至底端节点的汲极。第一N通道元件具有一耦接至底端节点的源极，一接收时脉信号的闸极以及一耦接至一共同节点的源极。每一第二N通道元件具有一耦接至对应运算节点的汲极，一接收对应资料信号的闸极以及一耦接至对应选择节点的源极，但该最后的第二N通道元件，其源极耦接于底端节点。每一第三N通道元件具有一耦接至对应选择节点的汲极，一接收对应选择信号的闸极以及一耦接至底端节点的源极。每一第四N通道元件具有一耦接到对应运算节点的汲极，一耦接到对应选择节点的闸极以及一耦接到对应的第二N通道元件汲极的源极。该多重输入优先权多任务器更包含复数个第五N通道元件，其中每一第五N通道元件的汲极耦接至一对应运算节点，闸极接收一对应资料信号及源极耦接至一对应第四N通道元件的源极。该多重输入优先权多任务器更包含复数个第四P通道元件，每一第四P通道元件的闸极接收时脉信号，源极耦接至电压源及汲极耦接至对应运算节点。该多重输入优先权多任务器更包含一耦接至选择节点的维持元件。依据本专利技术所提供的种动态多重选择具优先权输入资料信号的方法，包含以传输元件依优先顺序分离动态运算接脚，其中该些动态运算接脚依序耦接于一输出运算节点以及一底端节点之间。接着产生一时脉信号以定义一每一运算接脚预充电及每一传输元件预启动的运算期间，之后提供每一资料信号至相对应的运算接脚，在运算期间中通过选定一对应运算接脚去计算一资料信号，以及在该选定的运算接脚并非一最低优先顺序接脚状况下，停止一对应传输元件的运作以禁止一较低优先顺序运算接脚的运算执行。上述的方法可包含耦接一最低优先顺序运算接脚于该底端节点与一最末传输元件之间，提供一最低优先顺序资料信号至该最低优先顺序的运算接脚，预充电该底端节点，以及在无较高优先顺序的运算接脚可选择的状况下，依照一默认值选定该最低优先顺序的资料信号。该方法可包括提供一运算节点予每一运算接脚，其中一输出运算节点提供给一最高优先顺序的运算接脚作为运算节点，以及在紧邻的运算节点之间提供一传输元件。该方法可包括在每一运算接脚的对应运算节点与对应选择节点间耦接一资料元件，提供一对应资料信号至该资料元件，以相对应的选择节点控制每一运算接脚的传输元件，在该底端节点与每一运算节点的相对应选择节点之间耦接一选择元件，提供一对应选信号至该选择元件，以及预充电每一选择节点。该方法更可包括以一对应资料信号控制耦接于紧邻运算节点间的第二资料元件。该方法更可包括预充电每一运算接脚的每一运本文档来自技高网...

【技术保护点】
一种动态优先权多任务器，其特征在于，包含：一运算元件互补对，对应于一用以定义运算周期的时脉信号，该互补对包含一上拉运算元件用以在该运算期间中预充电一顶端节点以及一下拉运算元件用以在该运算期间中将一底端节点拉至低位准；复数个运 算接脚，以优先顺序配置方式串联耦接于一顶端节点与一底端节点之间，每一较高优先顺序的运算接脚用以接收多个对应选择信号中相对应的某一者以及多个对应资料信号中相对应的某一者，且包含多个对应传输元件中相对应的某一者；其中当触发某一选择信号时 ，会由一较低优先顺序的运算接脚致能某一对应资料信号的运算执行以及禁能一对应传输元件运算执行；以及其中该较低优先顺序的运算接脚包括一用以接收最低优先顺序资料信号的资料下拉元件，其中该资料下拉元件耦接于一较高顺序运算接脚的传输元件与该底 端节点之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：雷蒙A柏特拉姆，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]