本发明专利技术关于一种具有一输入端子及一输出端子的缓冲器电路，包含：第一反相器，具有耦接至该输入端子的输入节点及耦接至输出端子的输出节点；第二反相器，具有耦接至参考电压的输入节点及输出节点；第三反相器，具有耦接至输出端子的输入节点及耦接至该第二反相器的输出节点的输出节点；第四反相器，具有耦接至第二反相器的输出节点的输入节点及耦接至输出端子的输出节点；第五反相器，具有输入节点及耦接至输出端子的输出节点；第六反相器，具有输入节点及耦接至第二反相器的输出节点的输出节点；第一电阻性器件，耦接于输出端子与该第五反相器的输入节点之间；及第二电阻性器件，耦接于第二反相器输出节点与该第六反相器的输入节点之间。
【技术实现步骤摘要】
本专利技术涉及于一种缓冲器电路，尤其涉及一种可用于数字设备(Digital de vice)或系统中的缓冲器电路。
技术介绍
缓冲器通常用于数据传输系统中。举例而言，信号缓冲器电路可用于输入 界面处以接收或放大信号，增强信号驱动性能，及/或减少信号转变时间。通常使用模拟电路来设计缓冲器电路。模拟缓冲器电路的一实例可包括具 有数种被动器件的差动对，包括电感器、电容器及电阻器。图1A所示为一正 向射极耦合逻辑(PECL)的模拟缓冲器电路100A。图1A的PECL缓冲器100A具 有输入端子102及112，其接收彼此互补的独立PECL信号。输入端子102连接至 NMOS晶体管106的栅极(Gate)， NMOS晶体管(NMOS transistor) 106耦接至栅极 耦接地的PMOS晶体管104。输入端子112连接至NMOS晶体管116的栅极， NMOS晶体管116耦接至栅极耦接地的PMOS晶体管114。 PMOS晶体管104及 114的源极连接至电源供应Vdd(例如，+4伏特)。PMOS晶体管104的漏极连接至 NMOS 106的漏极(Drain)，且PMOS晶体管l 14的漏极连接至NMOS晶体管l 16 的漏极。NMOS晶体管106及116的源极连接至可提供恒定电流的NMOS晶体管 130。PMOS晶体管104的漏极通过作为为位准偏移器的NMOS晶体管108而连接 至输出端子140。 PMOS晶体管114的漏极通过作为为位准偏移器的NMOS晶体 管118而连接至输出端子150。类似于NMOS晶体管130， NMOS晶体管132及134 作为电流源来提供恒定电流源。PECL缓冲器100A构成电流切换差动缓冲器电 路。此电路亦可通过设计减小信号摆动且实现最佳化信号差动，从而改良操作 频宽及噪声容许度(Noisetolemnce)。可使用补偿特定参数(诸如偏压、频宽及 增益)的反馈电路来防止制程漂移(Process drift)影响产品成品率(Product yield)。尽管正向射极耦合逻辑缓冲器电路可在特定应用中提供高效率，但此电路具有复杂设计、消耗更多功率，且需要较大电路面积。因此，某些系统改为使 用数字电路来减小功率消耗及电路面积。然而，数字电路可能出现噪声容许度 不佳的情况。另外，当数字电路以高频率操作时，所得切换噪声可能降低系统 效率。图1B所示为美国专利第6,483,347号中所揭示的数字缓冲器。图1B的缓 冲器电路100B可包括附图所示的排列的八个反相器。反相器12及22形成一 差动反相器对。反相器40及50构成自偏压电路。反相器60及70形成共模噪 声排斥电路。
技术实现思路
一符合本专利技术的实例提供一种具有一输入端子及一输出端子的缓冲器电路，其包含 一第一反相器，其具有一耦接至该输入端子的输入节点及一耦接 至该输出端子的输出节点； 一第二反相器，其具有一耦接至一参考电压的输入 节点及一输出节点； 一第三反相器，其具有一耦接至该输出端子的输入节点及 一耦接至该第二反相器的输出节点的输出节点； 一第四反相器，其具有一耦接 至该第二反相器的输出节点的输入节点及一耦接至该输出端子的输出节点；一 第五反相器，其具有一输入节点及一耦接至该输出端子的输出节点； 一第六反 相器，其具有一输入节点及一耦接至该第二反相器的输出节点的输出节点；一 第一电阻性器件，其耦接于该输出端子与该第五反相器的输入节点之间；及一 第二电阻性器件，其耦接于该第二反相器的输出节点与该第六反相器的输入节 点之间。在另一实例中， 一种缓冲器电路包含 一第一反相器，其具有一耦接至一 第一输入端子的输入节点及一耦接至一第一输出端子的输出节点；一第二反相 器，其具有一耦接至一第二输入端子的输入节点及一耦接至一第二输出端子的 输出节点； 一第三反相器，其具有一耦接至该第一输出端子的输入节点及一耦 接至该第二输出端子的输出节点； 一第四反相器，其具有一耦接至该第二输出 端子的输入节点及一耦接至该第一输出端子的输出节点； 一第五反相器，其具 有一输入节点及一耦接至该第一输出端子的输出节点； 一第六反相器，其具有 一输入节点及一耦接至该第二输出端子的输出节点； 一第一电阻性器件，其耦 接于该第一输出端子与该第五反相器的输入节点之间；及一第二电阻性器件，其耦接于该第二输出端子与该第六反相器的输入节点之间。在另一实例中， 一种缓冲器电路包含 一差动对，其能够接收该缓冲器界 面级的输入信号，且自该输入信号产生放大信号； 一耦接至该差动对的噪声减 少电路，该噪声减少电路能够滤除该输入信号中的噪声；及一耦接至该差动对 及该噪声减少电路的频宽控制电路，该频宽控制电路能够控制该放大信号的频 宽分配。根据本专利技术的另一实例提供一种操作具有至少一缓冲器界面级的缓冲器 电路的方法。该方法包含以下步骤将输入信号提供至一差动对；通过该差动 对自输入信号产生放大信号；通过一噪声减少电路滤除输入信号中的噪声；及 通过一频宽控制电路控制放大信号的频宽分配。本专利技术的有益效果在于本专利技术提供的缓冲器电路提供更少的时钟脉冲抖动，更大的操作频宽，可有效抑制数字电路可能出现的噪声容许度不佳的情况。 下面结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的 限定。附图说明图1A及图1B为公知缓冲器电路的实例； 图2为根据本专利技术的实例中的缓冲器电路；图3为根据本专利技术的实例中的示例性频宽控制电路的示意图4A为说明图3的电路的一等效电路的一实例；图4B为说明根据本专利技术的实例中的缓冲器电路中的频宽控制电路的输出 电阻的图表；图4C为说明根据本专利技术的实例中的缓冲器电路的频宽的图表； 图5A至图5E为可用于根据本专利技术的实例中的缓冲器电路中的示例性反相 器的示意图6为用于模拟的示例性四级缓冲放大器的实例； 图7所示为一示例性实施中的实验结果；及 图8所示为一示例性实施中的实验结果。 其中，附图标记 12反相器 22反相器40反相器50反相器60反相器70反相器100A PECL缓冲器IOOB缓冲器电路102输入端子104 PMOS晶体管106 NMOS晶体管108 NMOS晶体管112输入端子114PMOS晶体管116NMOS晶体管118NMOS晶体管130NMOS晶体管132NMOS晶体管134 NMOS晶体管140输出端子150输出端子200缓冲器电路202第一输入端子204第二输入端子206第一输出端子208第二输出端子210第一反相器212输入节点214输出节点220第二反相器222输入节点224输出节点230第三反相器232输入节点234输出节点240第四反相器242输入节点244输出节点250第五反相器252输入节点254输出节点260第六反相器262输入节点264输出节点265 PMOS晶体管267 NMOS晶体管270传输门/电阻性器件280传输门/电阻性器件281 NMOS晶体管283 PMOS晶体管410输出电阻420输出电阻430操作频率440操作频率450操作频率460增益界限470增益界限510反相器512PMOS晶体管514NMOS晶体管520反相器522 PMOS晶体管524 NMOS晶体管530反相器532PMOS晶体管534NMOS晶体管540反相器54本文档来自技高网...
【技术保护点】
一种包括至少一缓冲器界面级的缓冲器电路，其特征在于，该缓冲器界面级包含：一第一反相器，其具有一耦接至该缓冲器电路的第一输入端子的输入节点及一耦接至该缓冲器电路的一输出端子的输出节点；一第二反相器，其具有一耦接至该缓冲器电路的 一第二输入端子的输入节点及一输出节点；一第三反相器，其具有一耦接至该输出端子的输入节点及一耦接至该第二反相器的该输出节点的输出节点；一第四反相器，其具有一耦接至该第二反相器的该输出节点的输入节点及一耦接至该输出端子的输出节点 ；一第五反相器，其具有一输入节点及一耦接至该输出端子的输出节点；一第一电阻性器件，其耦接于该输出端子与该第五反相器的该输入节点之间；一第六反相器，其具有一输入节点及一耦接至该第二反相器的该输出节点的输出节点；及 一第二电阻性器件，其耦接于该第二反相器的该输出节点与该第六反相器的该输入节点之间。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：吕鸿文，苏朝琴，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：71[中国|台湾]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。