一种可编程非易失性存储器制造技术

本公开涉及集成电路技术领域，公开一种可编程非易失性存储器，该可编程非易失性存储器包括使能信号控制电路，使能信号控制电路接收阵列选择信号和初始使能信号，并基于阵列选择信号和初始使能信号向其中一列反熔丝阵列输出使能控制信号；反熔丝阵列包括读取电路，读取电路连接使能信号控制电路，被配置为根据使能控制信号读取反熔丝阵列存储的数据；多个输出电路，每个输出电路连接一行反熔丝阵列中的读取电路并接收阵列选择信号，被配置为根据阵列选择信号输出读取电路读取的数据。利用阵列选择信号仅向选通的反熔丝存储单元的读取电路输出使能信号，而未被选通的反熔丝存储单元的读取电路则不被使能，从而可节省存储器的功耗。耗。耗。

A programmable nonvolatile memory

【技术实现步骤摘要】
一种可编程非易失性存储器


[0001]本公开涉及集成电路领域，具体而言，涉及一种可编程非易失性存储器。

技术介绍

[0002]一次可编程(OTP，One Time Programmable)存储器具有存储状态不受断电影响的特性，能够被应用于各种
中。OTP存储器的存储单元可分为熔丝型OTP存储单元(fuse OTP memory cell)与反熔丝型OTP存储单元(anti
‑
fuse OTP memory cell)。以反熔丝型OTP存储单元为例，当反熔丝型OTP存储单元未进行编程(program)时，其为高阻抗的储存状态；反之，当反熔丝型OTP存储单元被编程时，其为低阻抗的储存状态。
[0003]反熔丝型OTP存储单元的存储信息可通过反熔丝状态读取电路进行识别并输出，相关技术中，OTP存储器中的读取电路电流消耗大，容易造成电源电压不稳定。
[0004]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0005]本公开的目的在于克服上述现有技术的不足，提供一种可编程非易失性存储器。
[0006]本公开提供一种可编程非易失性存储器，包括：多行多列排布的反熔丝阵列；使能信号控制电路，所述使能信号控制电路接收阵列选择信号和初始使能信号，所述使能信号控制电路被配置为基于所述阵列选择信号和所述初始使能信号向至少一列所述反熔丝阵列输出使能控制信号；所述反熔丝阵列包括读取电路，所述读取电路连接所述使能信号控制电路，被配置为根据所述使能控制信号读取所述反熔丝阵列存储的数据；多个输出电路，每个所述输出电路连接一行所述反熔丝阵列中的所述读取电路并接收所述阵列选择信号，被配置为根据所述阵列选择信号输出所述读取电路读取的数据。
[0007]在本公开的示例性实施例中，所述使能信号控制电路包括多个使能信号控制子电路，所述阵列选择信号包括多个阵列选择子信号，每一所述使能信号控制子电路分别接收一个所述阵列选择子信号，其中，所述使能信号控制子电路包括：逻辑门电路，所述逻辑门电路用于对所述初始使能信号和所述阵列选择子信号进行与运算。
[0008]在本公开的示例性实施例中，所述逻辑门电路包括：与非门电路，一输入端接收所述阵列选择子信号，另一输入端接收所述初始使能信号，所述与非门电路用于根据所述阵列选择子信号和所述初始使能信号输出第一控制信号；非门电路，输入端连接所述第一控制模块的输出端，所述非门电路响应于所述第一控制信号输出所述使能控制信号。
[0009]在本公开的示例性实施例中，所述存储器包括M列所述反熔丝阵列；位于第m列的所述反熔丝阵列和位于第(m+1)列的所述反熔丝阵列复用同一路所述阵列选择子信号，且位于第m列的所述反熔丝阵列和位于第(m+2)列的所述反熔丝阵列使用两路不同的阵列选择子信号，同一时刻仅有一路所述阵列选择子信号为有效信号，m为小于M的奇数。
[0010]在本公开的示例性实施例中，所述使能控制信号、所述初始使能信号均为高电平
信号。
[0011]在本公开的示例性实施例中，所述输出电路包括至少一个输出子电路；其中，每一行所述反熔丝阵列中的至少部分所述反熔丝阵列连接至一个所述输出子电路，所述输出子电路用于根据所述阵列选择信号输出与其连接的所述反熔丝阵列的所述读取电路读取的数据。
[0012]在本公开的示例性实施例中，所述阵列选择信号包括多个阵列选择子信号；所述输出子电路包括：多个选择电路，每一所述选择电路连接一个所述读取电路，所述选择电路响应于一个所述阵列选择子信号输出所述读取电路读取的数据；传输电路，所述传输电路连接在多个所述选择电路的输出端与数据端口之间，所述传输电路被配置为将所述选择电路输出的数据传输至所述数据端口。
[0013]在本公开的示例性实施例中，所述传输电路包括：多个级联的或门电路，每一级所述或门电路连接一所述选择电路，所述或门电路的第一输入端与相对应的所述选择电路的输出端连接；其中，第一级的所述或门电路的第二输入端接地，处于最后一级的所述或门电路的输出端与所述数据端口连接，前一级的所述或门电路的输出端与后一级的所述或门电路的第二输入端连接。
[0014]在本公开的示例性实施例中，所述选择电路包括：与门电路，所述与门电路的第一输入端接收一个所述阵列子选择信号，第二输入端接收所述读取电路读取的数据；所述与门电路的输出端输出所述读取电路读取的数据。
[0015]在本公开的示例性实施例中，所述输出电路包括2个所述输出子电路，其中，同一行所述反熔丝阵列中的奇数位所述反熔丝阵列连接至一个所述输出子电路，偶数位所述反熔丝阵列连接至另一个所述输出子电路。
[0016]在本公开的示例性实施例中，所述存储器包括36列、16行阵列分布的所述反熔丝阵列。
[0017]在本公开的示例性实施例中，所述读取电路包括：比较器，所述比较器的反相输入端连接所述反熔丝阵列的数据端口，所述比较器的同相输入端接收参考信号，所述比较器的使能端连接所述使能信号控制电路；反相器，连接于所述比较器的输出端；锁存器，所述锁存器的输入端连接所述比较器的输出端，所述锁存器反相输出端用于输出所述反熔丝阵列存储的数据。
[0018]在本公开的示例性实施例中，还包括：多个编程控制电路，与所述反熔丝阵列一一对应设置，所述编程控制电路的第一端连接所述反熔丝阵列的数据端口，第二端接收第一设定电压，控制端接收编程控制信号，所述反熔丝编程控制电路被配置为响应所述编程控制信号将所述第一设定电压传输至所述反熔丝阵列中被选通的反熔丝存储单元。
[0019]在本公开的示例性实施例中，还包括：多个预充电电路，与所述反熔丝阵列一一对应设置，所述预充电电路连接于所述比较器的反相输入端，所述预充电电路被配置为在所述比较器被使能前对所述比较器的反相输入端进行预充电。
[0020]在本公开的示例性实施例中，所述预充电电路包括第一晶体管，所述编程控制电路包括第二晶体管，所述第一晶体管的导通电平与所述第二晶体管的导通电平极性相反。
[0021]本公开提供的可编程非易失性存储器，通过设置使能信号控制电路接收阵列选择信号和初始使能信号，并利用阵列选择信号仅向选通的反熔丝阵列的读取电路输出使能信
号，而未被选通的反熔丝阵列的读取电路则不被使能，从而可节省存储器的功耗。
[0022]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
[0023]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1为根据本公开一种实施方式的可编程非易失性存储器的结构示意图；
[本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可编程非易失性存储器，其特征在于，包括：多行多列排布的反熔丝阵列；使能信号控制电路，所述使能信号控制电路接收阵列选择信号和初始使能信号，所述使能信号控制电路被配置为基于所述阵列选择信号和所述初始使能信号向至少一列所述反熔丝阵列输出使能控制信号；所述反熔丝阵列包括读取电路，所述读取电路连接所述使能信号控制电路，被配置为根据所述使能控制信号读取所述反熔丝阵列存储的数据；多个输出电路，每个所述输出电路连接一行所述反熔丝阵列中的所述读取电路并接收所述阵列选择信号，被配置为根据所述阵列选择信号输出所述读取电路读取的数据。2.根据权利要求1所述的可编程非易失性存储器，其特征在于，所述使能信号控制电路包括多个使能信号控制子电路，所述阵列选择信号包括多个阵列选择子信号，每一所述使能信号控制子电路分别接收一个所述阵列选择子信号，其中，所述使能信号控制子电路包括：逻辑门电路，所述逻辑门电路用于对所述初始使能信号和所述阵列选择子信号进行与运算。3.根据权利要求2所述的可编程非易失性存储器，其特征在于，所述逻辑门电路包括：与非门电路，一输入端接收所述阵列选择子信号，另一输入端接收所述初始使能信号，所述与非门电路用于根据所述阵列选择子信号和所述初始使能信号输出第一控制信号；非门电路，输入端连接所述第一控制模块的输出端，所述非门电路响应于所述第一控制信号输出所述使能控制信号。4.根据权利要求2所述的可编程非易失性存储器，其特征在于，所述存储器包括M列所述反熔丝阵列；位于第m列的所述反熔丝阵列和位于第(m+1)列的所述反熔丝阵列复用同一个所述阵列选择子信号，且位于第m列的所述反熔丝阵列和位于第(m+2)列的所述反熔丝阵列使用两个不同的阵列选择子信号，同一时刻仅有一个所述阵列选择子信号为有效信号，m为小于M的奇数。5.根据权利要求2所述的可编程非易失性存储器，其特征在于，所述使能控制信号、所述初始使能信号均为高电平信号。6.根据权利要求1所述的可编程非易失性存储器，其特征在于，所述输出电路包括至少一个输出子电路；其中，每一行所述反熔丝阵列中的至少部分所述反熔丝阵列连接至一个所述输出子电路，所述输出子电路用于根据所述阵列选择信号输出与其连接的所述反熔丝阵列的所述读取电路读取的数据。7.根据权利要求6所述的可编程非易失性存储器，其特征在于，所述阵列选择信号包括多个阵列选择子信号；所述输出子电路包括：多个选择电路，每一所述选择电路连接一个所述读取电路，所述选择电路响应于一个所述阵列选择子信号输出所述读取电路读取的数据；传输电路，所述传输电路连接在多个所述选择电路的输出端...

【专利技术属性】
技术研发人员：陈啸宸，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：