半导体器件及其制作方法技术

本发明专利技术提供了一种半导体器件及其制作方法，在衬底的正面形成多层异质结构层，在顶层的异质结构层上形成第一栅极，在衬底的背面减薄后形成第二栅极，第一栅极与所述第二栅极均延伸至所述异质结构层的侧壁并通过高掺杂栅极连接区相连接，所述第一栅极、所述第二栅极和所述高掺杂栅极连接区组成多个环形栅极结构，环绕多层所述异质结构层，以此提高栅极对2DEG导电沟道层的控制能力，降低漏电流，从而提高器件性能。提高器件性能。提高器件性能。

【技术实现步骤摘要】
半导体器件及其制作方法


[0001]本专利技术涉及集成电路
，特别涉及一种半导体器件及其制作方法。

技术介绍

[0002]多沟道高电子迁移率晶体管的基本外延结构为在衬底上多次交替生长势垒层和沟道层而获得多个二维电子气（2DEG）导电沟道层，再通过形成电极而制成器件。漏极和源极通过与每一层2DEG导电沟道层连接，以降低导通阻抗，并在最上层形成栅极。为了增加栅极对多导电沟道的控制，以降低漏电流，可以在每个2DEG导电沟道层上形成多栅极多沟道器件。
[0003]单栅极多沟道器件结构简单，但是单栅极结构导致其对多沟道2DEG导电沟道层尤其是靠近衬底的导电沟道层的控制能力降低，导致漏电流较大且每个导电沟道层的导电电流不一样，严重限制了多沟道器件的高输出电流能力。
[0004]多栅极多沟道器件克服了单栅极对导电沟道层的控制能力弱的问题，理论上可以拥有更多的导电沟道层，但所有栅极同侧引出导致散热能力差，热点集中，反而限制了器件工作电流等性能。

技术实现思路

[0005]本专利技术的目的在于提供一种半导体器件及其制作方法，通过环形栅极提高了栅极对导电沟道层的控制能力，降低漏电流，并通过减薄衬底形成第二栅极,改善散热条件,从而提高器件性能。
[0006]为解决上述技术问题，本专利技术提供一种半导体器件的制作方法，包括以下步骤：提供一衬底，所述衬底的正面上形成有多层异质结构层，相邻所述异质结构层之间形成有缓冲层，所述异质结构层与所述缓冲层均具有两对相对的侧壁，在其中一对侧壁上均形成有高掺杂源漏区，且所述缓冲层中间区域还形成有高掺杂栅极连接区，每层所述异质结构层包含至少两层2DEG导电沟道层；进行刻蚀与沉积工艺在顶层的所述异质结构层上形成第一栅极与源漏极，所述源漏极与所述高掺杂源漏区相连接，所述第一栅极延伸至所述异质结构层的另一对侧壁上与所述高掺杂栅极连接区相连接；以及对所述衬底的背面进行减薄，并进行刻蚀与沉积工艺在底层的所述异质结构层上形成第二栅极，所述第二栅极延伸至所述异质结构层的另一对侧壁上通过所述高掺杂栅极连接区与所述第一栅极相连接，所述第一栅极、所述第二栅极与所述高掺杂栅极连接区组成多个环形栅极结构，环绕多层所述异质结构层。
[0007]可选的，每层所述异质结构层均包含依次层叠的空间层、沟道层与空间层。
[0008]可选的，所述空间层的材质包含AlGaAs，所述沟道层的材质包含InGaAs，所述缓冲层的材质包含GaAs。
[0009]可选的，所述空间层采用δ掺杂或均匀掺杂，δ掺杂的厚度介于2 nm～4nm之间，掺
杂浓度介于1e12cm
‑2～4e12cm
‑2之间。
[0010]可选的，所述衬底的正面上形成有两层所述异质结构层。
[0011]可选的，在所述异质结构层上形成所述高掺杂源漏区的方法包括：刻蚀所述异质结构层的两侧形成凹槽；采用外延生长工艺在所述凹槽内形成所述高掺杂源漏区；在所述缓冲层上形成所述高掺杂源漏区与所述高掺杂栅极连接区的方法包括：刻蚀所述缓冲层的两侧以及中间区域形成凹槽；采用外延生长工艺在所述凹槽内形成所述高掺杂源漏区与所述高掺杂栅极连接区。
[0012]可选的，所述外延生长工艺包括金属有机化合物化学气相沉淀工艺或分子束外延工艺。
[0013]可选的，在所述异质结构层上形成所述高掺杂源漏区的方法包括：在所述异质结构层的两侧进行离子注入形成所述高掺杂源漏区；在所述缓冲层上形成所述高掺杂源漏区与所述高掺杂栅极连接区的方法包括：在所述缓冲层的两侧以及中间区域进行离子注入形成所述高掺杂源漏区与所述高掺杂栅极连接区。
[0014]可选的，所述离子掺杂掺杂的离子包含Si、Se或Te。
[0015]相应的，本专利技术还提供一种半导体器件，采用如上所述的半导体器件的制作方法制作而成。
[0016]本专利技术提供的半导体器件及其制作方法中，在衬底的正面形成多层异质结构层，在顶层的异质结构层上形成第一栅极，在衬底的背面减薄后形成第二栅极，第一栅极与所述第二栅极均延伸至所述异质结构层的侧壁并通过高掺杂栅极连接区相连接，所述第一栅极、所述第二栅极与所述高掺杂栅极连接区组成多个环形栅极结构，环绕多层所述异质结构层，以此提高栅极对2DEG导电沟道层的控制能力，降低漏电流，从而提高器件性能。
[0017]同时，每一层异质结构层中均包含有至少两层2DEG导电沟道层，使得半导体器件包含多条所述2DEG导电沟道层，有利于提高饱和电流，降低芯片面积。
[0018]并且，对所述衬底的背面进行减薄之后形成第二栅极，降低了半导体器件的热阻，有效提高了器件散热性能，改善了器件因散热能力差而限制工作电流的情况。
附图说明
[0019]本领域的普通技术人员应当理解，提供的附图用于更好地理解本专利技术，而不对本专利技术的范围构成任何限定。
[0020]图1是本专利技术一实施例提供的半导体器件的制作方法的流程图。
[0021]图2至图7是本专利技术实施例一提供的半导体器件的制作方法的各步骤结构示意图。
[0022]图8至图14是本专利技术实施例二提供的半导体器件的制作方法的各步骤结构示意图。
[0023]附图标记：100
‑
衬底；200
‑
异质结构层；210
‑
空间层；220
‑
沟道层；201
‑
2DEG导电沟道层；110
‑
高掺杂源漏区；120
‑
缓冲层；130
‑
高掺杂栅极连接区；140
‑
Cap层；150
‑
钝化层；160
‑
源漏极；
170
‑
第一栅极；180
‑
钝化层；190
‑
第二栅极。
具体实施方式
[0024]为使本专利技术的目的、优点和特征更加清楚，以下结合附图和具体实施例对本专利技术作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
[0025]如在本专利技术中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
[0026]图1是本专利技术一实施例提供的半导体器件的制作方法的流程图。
[0027]如图1所示，所述半导体器件的制作方法包括以下步骤：本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括以下步骤：提供一衬底，所述衬底的正面上形成有多层异质结构层，相邻所述异质结构层之间形成有缓冲层，所述异质结构层与所述缓冲层均具有两对相对的侧壁，在其中一对侧壁上均形成有高掺杂源漏区，且所述缓冲层中间区域还形成有高掺杂栅极连接区，每层所述异质结构层包含至少两层2DEG导电沟道层；进行刻蚀与沉积工艺在顶层的所述异质结构层上形成第一栅极与源漏极，所述源漏极与所述高掺杂源漏区相连接，所述第一栅极延伸至所述异质结构层的另一对侧壁上与所述高掺杂栅极连接区相连接；以及对所述衬底的背面进行减薄，并进行刻蚀与沉积工艺在底层的所述异质结构层上形成第二栅极，所述第二栅极延伸至所述异质结构层的另一对侧壁上通过所述高掺杂栅极连接区与所述第一栅极相连接，所述第一栅极、所述第二栅极与所述高掺杂栅极连接区组成多个环形栅极结构，环绕多层所述异质结构层。2.如权利要求1所述的半导体器件的制作方法，其特征在于，每层所述异质结构层均包含依次层叠的空间层、沟道层与空间层。3.如权利要求2所述的半导体器件的制作方法，其特征在于，所述空间层的材质包含AlGaAs，所述沟道层的材质包含InGaAs，所述缓冲层的材质包含GaAs。4.如权利要求3所述的半导体器件的制作方法，其特征在于，所述空间层采用δ掺杂或均匀掺杂，δ掺杂的厚度介于2nm～4nm之间，掺杂浓度介于1e12...

【专利技术属性】
技术研发人员：张旭，
申请(专利权)人：绍兴中芯集成电路制造股份有限公司，
类型：发明
国别省市：