3D存储器件制造技术

本申请公开了一种3D存储器件。该3D存储器件包括：衬底；位于衬底的第一表面的栅叠层结构，栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；连接至衬底的第二表面的布线层，布线层经由至少一个第一导电结构与衬底电连接，第一表面和第二表面彼此相对，其中，衬底和栅叠层结构被分割形成多个片存储区，布线层包括多个电路结构，各个片存储区与各个电路结构一一对应并经由第一导电结构电连接。该3D存储器件有利于减少片存储区之间的间距，从而减小3D存储器件所占用的面积。小3D存储器件所占用的面积。小3D存储器件所占用的面积。

3D memory device

【技术实现步骤摘要】
3D存储器件


[0001]本技术涉及存储器
，更具体地，涉及一种3D存储器件。

技术介绍

[0002]存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
[0003]现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
[0004]在NAND结构的3D存储器件中，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single channel formation)结构形成具有存储功能的存储单元串。相关的3D存储器件中，栅叠层结构形成于衬底之上，用于向衬底供电的CMOS电路设置在栅叠层结构的顶部，栅叠层结构被划分为多个片存储区，相邻的片存储区之间的缝隙之间具有导电结构，衬底与CMOS电路经由导电结构实现电连接。然而，导电结构占用了过多的面积，不利于器件结构的小型化。
[0005]因此，期望进一步改进3D存储器件的结构，以减少3D存储器件占用的面积。

技术实现思路

[0006]鉴于上述问题，本技术的目的在于提供一种3D存储器件，以减少3D存储器件占用的面积。
[0007]根据本技术的一方面，提供了一种3D存储器件，包括：衬底；位于所述衬底的第一表面的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；连接至所述衬底的第二表面的布线层，所述布线层经由至少一个第一导电结构与所述衬底电连接，所述第一表面和所述第二表面彼此相对，其中，所述衬底和所述栅叠层结构被分割形成多个片存储区，所述布线层包括多个电路结构，各个所述片存储区与各个所述电路结构一一对应并经由所述第一导电结构电连接。
[0008]可选的，各个所述片存储区包括所述衬底和所述栅叠层结构的一部分，相邻的两个所述片存储区之间的间距在高度方向上相同。
[0009]可选的，相邻的两个所述片存储区之间的间距为1微米至20微米。
[0010]可选的，所述衬底和所述栅叠层结构被至少一个缝隙结构贯穿，从而形成所述多个片存储区。
[0011]可选的，所述缝隙结构包括贯穿所述栅叠层结构的第一缝隙和贯穿所述衬底的第二缝隙，在所述第一缝隙之间填充有绝缘结构，所述绝缘结构与所述第二缝隙在垂直于所
述衬底的方向上重合。
[0012]可选的，还包括：贯穿所述栅叠层结构的栅线缝隙，用于将所述片存储区分割为多个存储块，相邻的两个所述片存储区之间的所述栅线缝隙与相邻的两个所述存储块之间的所述缝隙结构在延伸方向相交。
[0013]可选的，所述第一导电通道为连接在所述衬底与所述布线层之间的触点，所述布线层经由所述第一导电通道向所述衬底提供所述工作电压。
[0014]可选的，所述第一导电通道的数量为多个，各个所述第一导电通道阵列排布并彼此电连接。
[0015]可选的，还包括：连接至所述栅叠层结构的CMOS电路，所述衬底和所述CMOS电路分别邻接于所述栅叠层结构的底部和顶部，其中，所述CMOS电路与所述布线层经由第二导电结构电连接。
[0016]可选的，所述第二导电结构位于各个所述片存储区的周围和/或所述栅叠层结构的周围。
[0017]本技术提供的3D存储器件，在衬底的第一表面形成栅叠层结构，在与第一表面相对的第二表面设置了用于向衬底供电的布线层，布线层经由第一导电结构连接至衬底，无需在相邻的片存储区之间设置导电结构，从而有利于减少片存储区之间的间距，减小了3D存储器件所占用的面积。进一步的，在衬底的第二表面设置用于向衬底供电的布线层，有利于布线层向衬底提供更加均匀的电压。
[0018]进一步的，在该3D存储器件中，采用竖直的缝隙结构代替了原有的虚拟台阶，有利于进一步降低片存储区之间的间距。
附图说明
[0019]通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0020]图1a和1b分别示出了相关的3D存储器件的俯视图和截面图。
[0021]图2a和2b分别示出3D存储器件的存储单元串的电路图和结构的示例性的示意图。
[0022]图3示出了3D存储器件的透视图。
[0023]图4示出了根据本技术实施例的3D存储器件的截面图。
[0024]图5a至5d示出本技术实施例的3D存储器件的各个阶段的截面图。
具体实施方式
[0025]以下将参照附图更详细地描述本技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0026]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0027]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在
……
上面”或“在
……
上面并与之邻接”的表述方式。
[0028]在下文中描述了本技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本技术。
[0029]在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中，除非特别指出，“半导体结构”指的是包括晶片及其上形成的栅叠层结构的中间结构。
[0030]相关的每个3D存储器件中，栅叠层结构形成于衬底之上，用于向衬底供电的CMOS电路设置在栅叠层结构的顶部，栅叠层结构通常会区分出多个不同的片存储区，如图1a所示，通常会在形成堆叠结构10的同时将将堆叠结构10划分为多个片存储区11，如图1b所示，相邻的片存储区具有导电结构12，以将衬底13连接至CMOS电路14。然而，为了实现电连接，导电结构通常围绕栅叠层结构的一周，占用了过多的面积，不利于器件结构的小型化。进一步的，如图1b所示，相关的3D存储器件中，相邻片存储区11之间具有台阶区域，用于形成用于物理隔离的虚拟台阶，进一步增加了相邻片存储区之间的距离，相邻片存储区11之间本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3D存储器件，其特征在于，包括：衬底；位于所述衬底的第一表面的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；连接至所述衬底的第二表面的布线层，所述布线层经由至少一个第一导电结构与所述衬底电连接，所述第一表面和所述第二表面彼此相对，其中，所述衬底和所述栅叠层结构被分割形成多个片存储区，所述布线层包括多个电路结构，各个所述片存储区与各个所述电路结构一一对应并经由所述第一导电结构电连接。2.根据权利要求1所述的3D存储器件，其特征在于，各个所述片存储区包括所述衬底和所述栅叠层结构的一部分，相邻的两个所述片存储区之间的间距在高度方向上相同。3.根据权利要求1或2所述的3D存储器件，其特征在于，相邻的两个所述片存储区之间的间距为1微米至20微米。4.根据权利要求1所述的3D存储器件，其特征在于，所述衬底和所述栅叠层结构被至少一个缝隙结构贯穿，从而形成所述多个片存储区。5.根据权利要求4所述的3D存储器件，其特征在于，所述缝隙结构包括贯穿所述栅叠层结构的第一缝隙和贯穿所述衬底的第二缝隙，在所述第一缝...

【专利技术属性】
技术研发人员：吴继君，
申请(专利权)人：长江存储科技有限责任公司，
类型：新型
国别省市：