【技术实现步骤摘要】
静电保护结构、静电保护电路、芯片
[0001]本公开涉及半导体
,尤其涉及一种静电保护结构、静电保护电路、芯片。
技术介绍
[0002]芯片中一般需要设置有静电保护电路ESD(Electro
‑
Static discharge),静电保护电路用于释放芯片中的静电以避免芯片中的核心电路在静电作用下损坏。
[0003]相关技术中,常用的静电保护结构有MOS管、二极管、晶闸管等元器件。然而,相关技术中的静电保护结构触发电压较高,即相关技术中的静电保护结构不能在较低的静电电压下及时触发以释放静电。
[0004]需要说明的是,在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
[0005]公开内容
[0006]根据本公开的一个方面,提供一种静电保护结构,该静电保护结构包括:半导体衬底、第一N型阱、第一P型阱、第一N型掺杂部、第一P型掺杂部、第二N型掺杂部、第二P型掺杂部。半导体衬底包括第一集成区;第一N型阱位于 ...
【技术保护点】
【技术特征摘要】
1.一种静电保护结构,其特征在于,包括:半导体衬底,包括第一集成区;第一N型阱,位于所述第一集成区;第一P型阱,位于所述第一集成区,且与所述第一N型阱相邻设置;第一N型掺杂部,位于所述第一N型阱内;第一P型掺杂部,位于所述第一N型阱内,且所述第一P型掺杂部位于所述第一N型掺杂部靠近所述第一P型阱的一侧;第二N型掺杂部,位于所述第一P型阱内;第二P型掺杂部,位于所述第一P型阱内,且位于所述第二N型掺杂部远离所述第一N型阱的一侧;其中,所述第一N型掺杂部与所述第二P型掺杂部电连接。2.根据权利要求1所述的静电保护结构,其特征在于,所述半导体衬底还包括第二集成区,所述第一集成区和所述第二集成区间隔设置,所述静电保护结构还包括:第二N型阱,位于所述第二集成区;第二P型阱,位于所述第二集成区,且与所述第二N型阱相邻设置;第三N型掺杂部,位于所述第二N型阱内;第三P型掺杂部,位于所述第二N型阱内,且所述第三P型掺杂部位于所述第三N型掺杂部靠近所述第二P型阱的一侧;第四N型掺杂部,位于所述第二P型阱内;第四P型掺杂部,位于所述第二P型阱内,且位于所述第四N型掺杂部远离所述第二N型阱的一侧;其中,所述第三N型掺杂部与所述第四P型掺杂部电连接,所述第二N型掺杂部与所述第三P型掺杂部电连接。3.根据权利要求2所述的静电保护结构,其特征在于,所述静电保护结构还包括:第三P型阱,位于所述第一集成区,且位于所述第一N型阱远离所述第一P型阱的一侧,所述第三P型阱与所述第一N型阱相邻设置;第五P型掺杂部,位于所述第一N型阱内,且所述第五P型掺杂部位于所述第一N型掺杂部远离所述第一P型掺杂部的一侧;第五N型掺杂部,位于所述第三P型阱内;第六P型掺杂部,位于所述第三P型阱内,且所述第六P型掺杂部位于所述第五N型掺杂部远离所述第一N型阱的一侧;其中,所述第一N型掺杂部与所述第六P型掺杂部电连接。4.根据权利要求3所述的静电保护结构,其特征在于,所述静电保护结构还包括:第四P型阱,位于所述第二集成区,且所述第四P型阱位于所述第二N型阱远离所述第二P型阱的一侧,所述第四P型阱与所述第二N型阱相邻设置;第七P型掺杂部,位于所述第二N型阱内,且所述第七P型掺杂部位于所述第三N型掺杂部远离所述第三P型掺杂部的一侧;第六N型掺杂部,位于所述第四P型阱内;第八P型掺杂部,位于所述第四P型阱内,且所述第八P型掺杂部位于所述第六N型掺杂
部远离所述第二N型阱的一侧;其中,所述第三N型掺杂部与所述第八P型掺杂部电连接,第五N型掺杂部与第七P型掺杂部电连接。5.根据权利要求4所述的静电保护结构,其特征在于,所述半导体衬底为P型半导体衬底。6.根据权利要求5所述的静电保护结构,其特征在于,所述静电保护结构还包括:第一N型深阱,形成于所述半导体衬底内,所述第一N型深阱呈凹槽结构,所述第一N型阱、第一P型阱、第三P型阱位于所述第一N型深阱形成的凹槽内。7.根据权利要求5所述的静电保护结构,其特征在于,所述静电保护结构还包括:第二N型深阱,形成于所述半导体衬底内,所述第二N型深阱呈凹槽结构,所述第二N型阱、第二P型阱、第四P型阱位于所述第二N型深阱形成的凹槽内。8.根据权利要求5所述的静电保护结构,其特征在于,所述静电保护结构还包括:第九P型掺杂部,位于所述半导体衬底内,且所述第九P型掺杂部位于所述第一集成区、第二集成区以外;其中,所述第九P型掺杂部连接接地端。9.根据...
【专利技术属性】
技术研发人员:许杞安,
申请(专利权)人:长鑫存储技术有限公司,
类型:发明
国别省市:
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