晶圆的测试结构制造技术

本公开提供了一种晶圆的测试结构，包括位于半导体层上并沿第一方向间隔排列的第一伪栅和第二伪栅；第一伪侧墙，位于第一伪栅的外围；第二伪侧墙，位于第二伪栅的外围，至少部分第一伪侧墙与第二伪侧墙相对设置；位于半导体层中的第一掺杂区，第一掺杂区包括位于第一伪侧墙与第二伪侧墙之间的重掺杂区，重掺杂区包括沿第二方向设置的两个分隔的接触区，位于两个接触区之间的重掺杂区的截面形状呈矩形；第一测试电极和第二测试电极，分别电连接至重掺杂区的两个接触区，其中，第一方向、第二方向以及半导体层的厚度方向彼此垂直。该测试结构根据电学测试结果获得伪侧墙的宽度，进而监控半导体器件中侧墙的宽度，提高测试的效率与准确率。率。率。

【技术实现步骤摘要】
晶圆的测试结构


[0001]本公开涉及半导体器件制造领域，更具体地，涉及晶圆的测试结构。

技术介绍

[0002]当CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件的特征尺寸缩小到亚微米及以下时，漏极附近会出现热载流子效应。热载流子效应可采用轻掺杂漏(Lightly Doped Drain，LDD)工艺加以改善；在进行LDD工艺之后，一般还需要在栅极侧壁形成侧墙，以防止之后注入的源漏重掺杂杂质紧邻栅极，这样漏极和导电沟道之间会形成一定宽度的轻掺杂区域，可以降低漏极附近电场，达到削弱热载流子效应的目的。但是形成的侧墙会影响器件饱和电流和导通电阻，侧墙的宽度还会影响产品良率和一致性。
[0003]目前，为了监控侧墙的宽度，只能通过聚焦离子束(Focused Ion beam，FIB)等破坏性手段，通常是先利用聚焦离子束轰击等物理手段把需要监测的半导体器件切割开，然后人工测量侧墙的宽度。这种方法不但需要破坏晶圆，耗费大量的材料成本和时间成本，导致在产品批量生产时，不能保证每批产品都被监控，而且在被监控的批次内也仅监控有限数量的晶圆片，每片只能监控有限数量的位置，数据量少，不能全面反映侧墙宽度的一致性。此外，目前的监控手段需要通过肉眼观察，然后进行人工测量，受人为因素影响，测量结果的误差较大。
[0004]因此，希望提供一种晶圆的测试结构，以适用于产品批量生产中对侧墙宽度以及一致性的监控。

技术实现思路

[0005]有鉴于此，本公开提供了一种晶圆的测试结构，根据电学测试结果获得伪侧墙的宽度，进而监控半导体器件中侧墙的宽度，提高测试的效率与准确率。
[0006]根据本公开实施例提供的一种晶圆的测试结构，该晶圆包括多个半导体器件，其中至少一个半导体器件包括栅极以及位于栅极外围的侧墙，该测试结构包括第一测试单元，第一测试单元包括：
[0007]位于半导体层上并沿第一方向间隔排列的第一伪栅和第二伪栅；
[0008]位于半导体层上的第一伪侧墙和第二伪侧墙，第一伪侧墙位于第一伪栅的外围，第二伪侧墙位于第二伪栅的外围，至少部分第一伪侧墙与第二伪侧墙相对设置；
[0009]位于半导体层中的第一掺杂区，第一掺杂区包括位于第一伪侧墙与第二伪侧墙之间的重掺杂区，重掺杂区包括沿第二方向设置的两个分隔的接触区，位于两个接触区之间的重掺杂区的截面形状呈矩形；以及
[0010]第一测试电极和第二测试电极，分别电连接至重掺杂区的两个接触区，
[0011]其中，第一方向、第二方向以及半导体层的厚度方向彼此垂直。
[0012]进一步地，第一测试单元还包括第一绝缘层，位于半导体层的表面，第一伪栅与第
二伪栅位于第一绝缘层的表面。
[0013]进一步地，第一掺杂区还包括位于第一伪栅与第二伪栅之间的轻掺杂区，轻掺杂区与重掺杂区接触。
[0014]进一步地，第一伪侧墙与第二伪侧墙位于第一绝缘层的表面。
[0015]进一步地，第一绝缘层为氧化层。
[0016]进一步地，第一测试单元包括第一区域与围绕第一区域的第二区域，位于第一区域的氧化层的厚度小于位于第二区域的氧化层的厚度，
[0017]其中，至少第一掺杂区上方的氧化层位于第一区域。
[0018]进一步地，沿第一方向，第一区域与第二区域的邻接位置分别位于第一伪栅的下方与第二伪栅的下方。
[0019]进一步地，第一测试单元还包括第二绝缘层，覆盖第一伪栅、第二伪栅、第一伪侧墙以及第二伪侧墙，
[0020]第一测试电极与第二测试电极均位于第二绝缘层的表面。
[0021]进一步地，第一测试单元还包括：
[0022]多个导电插塞，贯穿第二绝缘层；以及
[0023]多条引线，位于第二绝缘层的表面；
[0024]第一测试电极与第二测试电极分别通过对应的引线和导电插塞电连接至重掺杂区的两个接触区。
[0025]进一步地，还包括与第一测试单元分隔的第二测试单元，第二测试单元包括：
[0026]位于半导体层中的第二掺杂区；以及
[0027]第三测试电极和第四测试电极，分别电连接至第二掺杂区，
[0028]其中，第二掺杂区的方块电阻与重掺杂区的方块电阻相同。
[0029]本公开提供的晶圆的测试结构，通过在第一测试单元中设置第一伪栅与第二伪栅以及位于伪栅外围的伪侧墙，通过测量位于伪侧墙之间的矩形重掺杂区的电阻值获得伪侧墙宽度，从而监控半导体器件中的侧墙宽度，提高了测试的效率与准确率，并降低了测试成本。
附图说明
[0030]为了更清楚地说明本申请实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面描述中的附图仅涉及本申请的一些实施例，而非对本申请的限制。
[0031]图1示出了本公开实施例的测试结构在晶圆上分布的示意图。
[0032]图2示出了本公开第一实施例的第一测试单元的俯视图。
[0033]图3示出了沿图2中AA线所截的截面图。
[0034]图4示出了沿图2中BB线所截的截面图。
[0035]图5示出了2中的部分重掺杂区的俯视图。
[0036]图6示出了本公开实施例的测试结构中第二测试单元的俯视图。
[0037]图7示出了本公开第二实施例的第一测试单元的俯视图。
[0038]图8示出了沿图7中AA线所截的截面图。
[0039]图9示出了沿图7中BB线所截的截面图。
具体实施方式
[0040]以下将参照附图更详细地描述本公开。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
[0041]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0042]本公开可以以各种形式呈现，以下将描述其中一些示例。
[0043]图1示出了本公开实施例的测试结构在晶圆上分布的示意图。
[0044]如图1所示，晶圆10包括多个管芯300与测试结构，多个管芯300按行和列的形式呈阵列式排布，相邻管芯300之间的区域为划片道11，其中，管芯300中的至少一个包括具有栅极和侧墙的半导体器件(以下简称“器件”)。在本实施例中，测试结构包括第一测试单元100，测试结构可以分布在划片道11中，也可以分布晶圆10的非功能区域12中。在其它实施例中，还可以将上述测试结构中的部分或全部设置在管芯300的位置上，即在用于设置管芯300的某些区域设置测试结构，当然这些区域也可以视为非功能区域。
[0045]图2示出了本公开第一实施例的第一测试单元的俯视图，图3示出了本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶圆的测试结构，所述晶圆包括多个半导体器件，其中至少一个半导体器件包括栅极以及位于所述栅极外围的侧墙，其特征在于，所述测试结构包括第一测试单元，所述第一测试单元包括：位于半导体层上并沿第一方向间隔排列的第一伪栅和第二伪栅；位于所述半导体层上的第一伪侧墙和第二伪侧墙，所述第一伪侧墙位于所述第一伪栅的外围，所述第二伪侧墙位于所述第二伪栅的外围，至少部分所述第一伪侧墙与所述第二伪侧墙相对设置；位于所述半导体层中的第一掺杂区，所述第一掺杂区包括位于所述第一伪侧墙与所述第二伪侧墙之间的重掺杂区，所述重掺杂区包括沿第二方向设置的两个分隔的接触区，位于两个接触区之间的所述重掺杂区的截面形状呈矩形；以及第一测试电极和第二测试电极，分别电连接至所述重掺杂区的两个接触区，其中，所述第一方向、所述第二方向以及所述半导体层的厚度方向彼此垂直。2.根据权利要求1所述的测试结构，其特征在于，所述第一测试单元还包括第一绝缘层，位于所述半导体层的表面，所述第一伪栅与所述第二伪栅位于所述第一绝缘层的表面。3.根据权利要求2所述的测试结构，其特征在于，所述第一掺杂区还包括位于所述第一伪栅与所述第二伪栅之间的轻掺杂区，所述轻掺杂区与所述重掺杂区接触。4.根据权利要求2所述的测试结构，其特征在于，所述第一伪侧墙与所述第二伪侧墙位于所述第一绝缘层的表面。5.根据权利要求2所述的测试结构，其特征在于，所述第一绝缘...

【专利技术属性】
技术研发人员：于江勇，张小麟，代佳，张欣慰，周源，罗胡瑞，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：新型
国别省市：