本发明专利技术公开了一种基于FPGA的便携式芯片测试方法及装置，该方法的步骤包括：通过主控DSP单元的EMIF接口对FPGA单元内的控制寄存器写值进行初始化配置，配置为慢速扫描模式或实速测试模式；通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元内相应的FIFO中；测试控制器实时选中FIFO，使所有管脚测试码同步向待测DSP芯片输出；从待测DSP芯片中的输出端口读回测试响应，进行分析处理。该装置用来实施上述方法。本发明专利技术具有结构简单紧凑、操作简便、成本低、适用范围广等优点。适用范围广等优点。适用范围广等优点。
【技术实现步骤摘要】
基于FPGA的便携式芯片测试方法及装置
[0001]本专利技术主要涉及到芯片测试
，特指一种基于FPGA的便携式芯片测试方法及装置。
技术介绍
[0002]在芯片的设计与制造过程中，测试是至关重要的一个环节，尽可能正确地筛选出失效或半失效的芯片，能有效降低后续生产和维护成本。
[0003]目前，扫描测试(SCAN)是最常用的一种可测性设计技术，其使用扫描触发器替换原有的部分或全部普通D触发器构造扫描链，可以获取芯片内部的状态并输出(参见图1)。
[0004]扫描测试过程一般有三个阶段，扫描移位阶段(Shift in)，捕获阶段(Capture)和扫描输出阶段(Shift out)。而扫描测试又分为基于固定型故障的测试(stuck—at测试或慢速扫描测试)和基于时延故障的测试(实速测试)；两者的区别主要在捕获阶段，慢速扫描测试在捕获阶段使用的时钟是几十MHz的慢速扫描移位时钟，只使用一拍作为capture，而实速测试在捕获阶段使用的是芯片实际工作的几百MHz甚至上GHz高速时钟，需要两拍高速时钟脉冲作为launch和capture(参见图2)。
[0005]在目前的实际应用当中，芯片测试过程主要依赖自动测试设备(Auto Test Equipment，ATE)来实现，但ATE设备的价格普遍十分昂贵，体积庞大，且需要精确的设置和专业人员进行操作，测试成本较高。
[0006]FPGA芯片具有可编程可实现数据的获取和高速传输的功能，因此可以用来实现ATE测试机台的大部分功能，并能保证一定的精度。
[0007]当前对基于FPGA的芯片测试研究大多针对晶体管规模较小，管脚数目较少的芯片，或是借助FPGA对芯片进行功能性的测试，没有针对芯片生产过程中出现的缺陷和故障的FPGA便携式测试方法的研究。国外有研究利用基于FPGA的慢速扫描测试检测芯片固定故障但故障覆盖率以及成品率不高且未能实现实速测试以诊断芯片的时延故障。
技术实现思路
[0008]本专利技术要解决的技术问题就在于：针对现有技术存在的技术问题，本专利技术提供一种结构简单紧凑、操作简便、成本低、适用范围广的基于FPGA的便携式芯片测试方法及装置。
[0009]为解决上述技术问题，本专利技术采用以下技术方案：
[0010]一种基于FPGA的便携式芯片测试方法，其步骤包括：
[0011]通过主控DSP单元的EMIF接口对FPGA单元内的控制寄存器写值进行初始化配置，配置为慢速扫描模式或实速测试模式；
[0012]通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元内相应的FIFO中；
[0013]测试控制器实时选中FIFO，使所有管脚测试码同步向待测DSP芯片输出；
[0014]从待测DSP芯片中的输出端口读回测试响应，进行分析处理。
[0015]作为本专利技术方法的进一步改进：所述慢速扫描测试的流程包括：
[0016]步骤S10：由工具链软件生成.wgl测试码文件，使用Python转码处理后按管脚保存为.bin文件；
[0017]步骤S20：开始测试，上位机通过网口TCP传输测试码.bin文件至主控DSP单元，存入其相连地DDR3中，通过主控DSP单元的EMIF接口对FPGA单元内的控制寄存器写值进行初始化配置，配置为慢速扫描模式；
[0018]步骤S30：通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元中相应的FIFO中；
[0019]步骤S40：对测试码进行解码，同时利用FIFO对数据进行并串转换；
[0020]步骤S50：测试控制器实时监控选中FIFO出口的空状态，一旦所有被选中输入管脚的测试码都就绪，同时将FIFO的读使能拉高，使所有管脚测试码同步向待测DSP芯片输出；
[0021]步骤S60：开始输入测试码的同时将回收响应FIFO的写使能拉高，从待测芯片钟的输出端口读回测试响应，串并转换后，通过EMIF接口被主控DSP单元取回到DDR内；
[0022]步骤S70：采用滑动窗口的方式将测试响应与标准结果进行比对，如果存在不一致，认为芯片存在固定故障，如果都一致，则认为芯片正常。
[0023]作为本专利技术方法的进一步改进：所述实速测试的流程包括：
[0024]步骤S100：由工具链软件生成.wgl测试码文件，使用Python转码处理后按管脚保存为.bin文件；
[0025]步骤S200：开始测试，上位机通过网口TCP传输测试码.bin文件至主控DSP单元，存入其相连地DDR3中，通过主控DSP单元的EMIF接口对FPGA内的控制寄存器写值进行初始化配置，配置为实速测试模式；
[0026]步骤S300：通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元中相应的FIFO中；
[0027]步骤S400：对测试码进行解码，同时利用FIFO对数据进行并串转换；
[0028]步骤S500：测试控制器实时监控选中FIFO出口的空状态，一旦所有被选中输入管脚的测试码都就绪，同时将这些FIFO的读使能拉高，使所有管脚测试码同步向待测DSP单元输出；
[0029]步骤S600：开始输入测试码的同时将回收响应FIFO的写使能拉高，从待测芯片钟的输出端口读回测试响应，串并转换后，通过EMIF接口被主控DSP单元取回到DDR内；
[0030]步骤S700：采用滑动窗口的方式将测试响应与标准结果进行比对，如果存在不一致，认为芯片存在时延故障，无法在当前工作频率下正常工作，如果都一致，则认为芯片正常。
[0031]本专利技术进一步提供一种基于FPGA的便携式芯片测试装置，其包括：
[0032]FPGA单元，将待测DSP芯片所有的扫描链输入输出端口、扫描控制端口以及实速测试相关端口与FPGA单元相连；
[0033]主控DSP单元，作为扫描测试全程的控制器，通过EMIF相关接口与FPGA单元相连，用来放置待测DSP芯片；
[0034]DDR单元，与主控DSP单元连接。
[0035]作为本专利技术装置的进一步改进：所述FPGA单元和主控DSP单元集成于测试平台主
板卡上，两者通过各自的JTAG接口与电脑通讯。
[0036]作为本专利技术装置的进一步改进：所述DDR单元集成于测试平台主板卡上。
[0037]作为本专利技术装置的进一步改进：所述测试平台主板卡上连接了一块子板卡，所述子板卡上有一个塑封植球的芯片插座，用来放置待测DSP芯片。
[0038]作为本专利技术装置的进一步改进：所述测试平台主板卡带有SD卡槽、PCIE接口以及网口，作为测试码的来源。
[0039]作为本专利技术装置的进一步改进：所述FPGA单元包括：
[0040]接口模块，用来使主控DSP单元通过EMIF接口读写FPGA单元内部的数据通路以及配置寄存器；
[0041]数据通路，使用异步FIFO来存取测试数据和实现测试数据的高速传输以及测试数据的并串转本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于FPGA的便携式芯片测试方法，其特征在于，步骤包括：通过主控DSP单元的EMIF接口对FPGA单元内的控制寄存器写值进行初始化配置，配置为慢速扫描模式或实速测试模式；通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元内相应的FIFO中；测试控制器实时选中FIFO，使所有管脚测试码同步向待测DSP芯片输出；从待测DSP芯片中的输出端口读回测试响应，进行分析处理。2.根据权利要求1所述的基于FPGA的便携式芯片测试方法，其特征在于，所述慢速扫描模式的流程包括：步骤S10：由工具链软件生成.wgl测试码文件，使用Python转码处理后按管脚保存为.bin文件；步骤S20：开始测试，上位机通过网口TCP传输测试码.bin文件至主控DSP单元，存入其相连地DDR3中，通过主控DSP单元的EMIF接口对FPGA单元内的控制寄存器写值进行初始化配置，配置为慢速扫描模式；步骤S30：通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元中相应的FIFO中；步骤S40：对测试码进行解码，同时利用FIFO对数据进行并串转换；步骤S50：测试控制器实时监控选中FIFO出口的空状态，一旦所有被选中输入管脚的测试码都就绪，同时将FIFO的读使能拉高，使所有管脚测试码同步向待测DSP芯片输出；步骤S60：开始输入测试码的同时将回收响应FIFO的写使能拉高，从待测芯片钟的输出端口读回测试响应，串并转换后，通过EMIF接口被主控DSP单元取回到DDR内；步骤S70：采用滑动窗口的方式将测试响应与标准结果进行比对，如果存在不一致，认为芯片存在固定故障，如果都一致，则认为芯片正常。3.根据权利要求1所述的基于FPGA的便携式芯片测试方法，其特征在于，所述实速测试模式的流程包括：步骤S100：由工具链软件生成.wgl测试码文件，使用Python转码处理后按管脚保存为.bin文件；步骤S200：开始测试，上位机通过网口TCP传输测试码.bin文件至主控DSP单元，存入其相连地DDR3中，通过主控DSP单元的EMIF接口对FPGA内的控制寄存器写值进行初始化配置，配置为实速测试模式；步骤S300：通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元中相应的FIFO中；步骤S400：对测试码进行解码，同时利用FIFO对数据进行并串转换；步骤S500：测试控制器实时监控选中FIFO出口的空状态，一旦所有被选中输入管脚的测试码都就绪，同时将这些FIFO的读使能拉高，使所有管脚测试码同步向待测DSP单元输出；步骤S600：开始输入测试码的同时将回收响应FIFO的写使能拉高，从待测芯片钟的输出端口读回...
【专利技术属性】
技术研发人员：扈啸，骆旻，王耀华，胡春媚，郭阳，刘月辉，李继维，吴泽霖，文辰，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：
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