半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供衬底；在所述衬底内形成阱区；形成所述阱区后，在所述衬底上形成沟道层；刻蚀所述沟道层以及部分厚度的衬底，形成凸出于剩余衬底的鳍部。本发明专利技术在形成所述阱区之后，形成所述沟道层，也就是说，所述阱区中的阱区离子未掺杂至所述沟道层中，相应的，在刻蚀所述沟道层时，可以减小或避免所述阱区离子对所述沟道层的刻蚀速率的影响，相应有利于提高对所述沟道层的刻蚀速率均一性，从而有利于降低刻蚀后剩余沟道层的表面粗糙度，即降低鳍部中的沟道层表面粗糙度，进而提高半导体结构的性能。进而提高半导体结构的性能。进而提高半导体结构的性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short
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channel effects，SCE)更容易发生。
[0003]因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：衬底；鳍部，位于所述衬底上，所述鳍部包括底部鳍部层、以及位于所述底部鳍部层顶部的沟道层，所述底部鳍部层和所述衬底相连；阱区，位于所述衬底和底部鳍部层内。
[0006]相应的，本专利技术实施例还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底内形成阱区；形成所述阱区后，在所述衬底上形成沟道层；刻蚀所述沟道层以及部分厚度的衬底，形成凸出于剩余衬底的鳍部。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例提供一种半导体结构，鳍部包括底部鳍部层、以及位于所述底部鳍部层顶部的沟道层，所述底部鳍部层和衬底为一体结构，阱区位于所述衬底和底部鳍部层内；在所述半导体结构的形成过程中，通过刻蚀的方式形成所述鳍部，其中，所述阱区仅位于衬底和底部鳍部层内，也就是说，所述阱区中的阱区离子未掺杂至所述沟道层中，相应的，在形成所述鳍部的刻蚀工艺过程中，可以减小或避免所述阱区离子对所述沟道层所对应膜层的被刻蚀速率的影响，相应有利于提高对所述沟道层所对应膜层的刻蚀速率均一性，从而有利于降低所述鳍部中的沟道层的表面粗糙度，进而提高半导体结构的性能。
[0009]本专利技术实施例提供的形成方法中，在衬底内形成有阱区之后，在所述衬底上形成沟道层，随后刻蚀所述沟道层、以及部分厚度的衬底，形成凸出于剩余衬底的鳍部；由于在形成所述阱区之后形成所述沟道层，因此，所述阱区中的阱区离子并非经由所述沟道层被掺杂至衬底中，也就是说，所述阱区中的阱区离子未掺杂至所述沟道层中，相应的，在刻蚀
所述沟道层时，可以减小或避免所述阱区离子对所述沟道层的被刻蚀速率的影响，相应有利于提高对所述沟道层的刻蚀速率均一性，从而有利于降低刻蚀后剩余沟道层的表面粗糙度，即降低鳍部中的沟道层表面粗糙度，进而提高半导体结构的性能。
附图说明
[0010]图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0011]图6是本专利技术半导体结构一实施例的结构示意图；
[0012]图7至图15是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0013]图16至图18是本专利技术半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
[0014]目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
[0015]图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
[0016]参考图1，提供衬底10，包括用于形成PMOS晶体管的PMOS区域10P、以及用于形成NMOS晶体管的NMOS区域10N；进行阱区注入(well implant)工艺，在所述PMOS区域10P的衬底10内形成第一阱区11，在所述NMOS区域10N的衬底10内形成第二阱区12。
[0017]其中，所述第一阱区11和第二阱区12中均具有阱区离子，且所述第一阱区11和第二阱区12中的阱区离子具有不同的导电类型。具体地，所述第一阱区11中的阱区离子为P型离子，第二阱区12中的阱区离子为N型离子。具体地，所述衬底10的材料为Si。
[0018]参考图2，形成所述第一阱区11和第二阱区12后，在所述NMOS区域10N的衬底10上形成硬掩膜层20；以所述硬掩膜层20为掩膜，刻蚀所述PMOS区域10P中的部分厚度的衬底10。
[0019]参考图3，刻蚀所述PMOS区域10P中的部分厚度的衬底10后，在所述PMOS区域10P中的剩余衬底10表面形成初始沟道材料层35，所述初始沟道材料层35的顶面高于所述衬底10的顶面。具体地，所述初始沟道材料层35的材料为SiGe。
[0020]参考图4，对所述初始沟道材料层35进行平坦化处理，使剩余的所述初始沟道材料层35顶面和所述衬底10顶面相齐平，形成沟道层30，且在平坦化处理的过程中，去除所述硬掩膜层20。
[0021]参考图5，刻蚀所述PMOS区域10P中的沟道层30和部分厚度的衬底10，形成第一鳍部41，同时，刻蚀所述NMOS区域10N中的部分厚度的衬底10，形成第二鳍部42。
[0022]其中，与在形成鳍部之后再进行阱区注入的方案相比，在所述实施例中，在形成第一鳍部41和第二鳍部42之前，先形成所述第一阱区11和第二阱区12，此时，所述衬底10还未被图形化，即鳍部还未形成，从而能够避免阱区注入工艺对鳍部造成损伤。
[0023]但是，形成所述第二鳍部42的过程中，在刻蚀所述NMOS区域10N的衬底10时，由于所述NMOS区域10N的衬底10内形成有第二阱区12，所述第二阱区12中的阱区离子容易对所述NMOS区域10N的衬底10的被刻蚀速率造成影响，从而容易降低对所述衬底10的刻蚀速率
均一性，相应增大了第二鳍部42的表面粗糙度，进而导致半导体结构的性能变差。
[0024]为了解决所述技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底内形成阱区；形成所述阱区后，在所述衬底上形成沟道层；刻蚀所述沟道层以及部分厚度的衬底，形成凸出于剩余衬底的鳍部。
[0025]本专利技术实施例提供的形成方法中，在衬底内形成有阱区之后，在所述衬底上形成沟道层，随后刻蚀所述沟道层、以及部分厚度的衬底，形成凸出于剩余衬底的鳍部；由于在形成所述阱区之后形成所述沟道层，因此，所述阱区中的阱区离子并非经由所述沟道层被掺杂至衬底中，也就是说，所述阱区中的阱区离子未掺杂至所述沟道层中，相应的，在刻蚀所述沟道层时，可以减小或避免所述阱区离子对所述沟道层的被刻蚀速率的影响，相应有利于提高对所述沟道层的刻蚀速率本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；鳍部，位于所述衬底上，所述鳍部包括底部鳍部层、以及位于所述底部鳍部层顶部的沟道层，所述底部鳍部层和所述衬底为一体结构；阱区，位于所述衬底和底部鳍部层内。2.如权利要求1所述的半导体结构，其特征在于，所述鳍部还包括：缓冲层，位于所述底部鳍部层和所述沟道层之间，所述缓冲层的材料为本征半导体材料。3.如权利要求1所述的半导体结构，其特征在于，所述衬底包括用于形成第一型晶体管的第一区域、以及用于形成第二型晶体管的第二区域，所述第一型晶体管和第二型晶体管的沟道材料不同；所述沟道层包括：第一沟道层，位于所述第一区域的底部鳍部层顶部；第二沟道层，位于所述第二区域的底部鳍部层顶部，所述第二沟道层和所述第一沟道层的材料不同。4.如权利要求3所述的半导体结构，其特征在于，所述第一型晶体管和第二型晶体管的沟道导电类型不同。5.如权利要求1或2所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，位于所述鳍部露出的衬底上，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的顶部与所述沟道层的底部相齐平或者高于所述沟道层的底部。6.如权利要求2所述的半导体结构，其特征在于，所述缓冲层的材料包括硅、锗、碳化硅或砷化铟。7.如权利要求2所述的半导体结构，其特征在于，所述缓冲层的厚度至少为8.如权利要求7所述的半导体结构，其特征在于，所述缓冲层的厚度为至9.如权利要求1所述的半导体结构，其特征在于，所述沟道层的材料包括硅、锗化硅、锗或
Ⅲ‑Ⅴ
族半导体材料。10.如权利要求1所述的半导体结构，其特征在于，所述鳍部具有预设高度；所述沟道层的厚度为所述预设高度的1/5至1/3。11.一种半导体结构的形成方法，其特征在于，包括：提供衬底；在所述衬底内形成阱区；形成所述阱区后，在所述衬底上形成沟道层；刻蚀所述沟道层以及部分厚度的衬底，形成凸出于剩余衬底的鳍部。12.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述衬底内形成阱区后，在所述衬底上形成沟道层之前，所述形成方法还包括：在所述衬底表面形成缓冲层，所述缓冲层的材料为本征半导体材料；在所述缓冲层表面形成所述沟道层；形成所述鳍部的步骤中，还刻蚀所述缓冲层。13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述衬底包括用于形成第一型晶体管的第一区域、以及用于形成第二型晶体管的第二区域，所述第一型晶体管和第二型晶体管的沟道材料不同；
在所述衬底上形成沟道层的步骤包括：在所述第一区域的所述衬底上形成第一沟道层，在所述第二区域的所述衬底上形成第二沟道层，所述第二沟道层和所述第一沟道层的材料不同；刻蚀所述沟道层的步骤中，刻蚀所述第一沟道层和第二沟道层。14.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述衬底上形成沟道层之前，所述形成方法还包括：在所述衬底表面形成缓冲层，所述缓冲层的材料为本征半导体材...

【专利技术属性】
技术研发人员：郑二虎，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：