静电保护结构、静电保护电路、芯片制造技术

本公开涉及半导体技术领域，提出一种静电保护电路、静电保护结构、芯片，静电保护电路包括：第一PNP型三极管、第一NPN型三极管、控制电路，第一PNP型三极管的发射极连接第一信号端，基极连接第一节点，集电极连接第二节点，其中，第一信号端连接第一节点；第一NPN型三极管的发射极连接第二信号端，基极连接第二节点，集电极连接第一节点；控制电路连接第一信号端、第二信号端、第一节点，用于根据第一信号端和第二信号端的信号将第一信号端和第二信号端中的低电平信号端连接到第一节点。该静电保护电路具有较高的稳定性。电路具有较高的稳定性。电路具有较高的稳定性。

【技术实现步骤摘要】
静电保护结构、静电保护电路、芯片


[0001]本公开涉及半导体
，尤其涉及一种静电保护结构、静电保护电路、芯片。

技术介绍

[0002]芯片中一般需要设置有静电保护电路ESD(Electro
‑
Static discharge)，静电保护电路用于释放芯片中的静电以避免芯片中的内部电路在静电作用下损坏。
[0003]相关技术中，静电保护电路用于在芯片的信号端发生静电时导通，以释放该信号端的静电，然而，现有技术中存在静电保护电路异常导通的情况，从而影响芯片正常使用。
[0004]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0005]根据本公开的一个方面，提供一种静电保护电路，所述静电保护电路包括：第一PNP型三极管、第一NPN型三极管、控制电路，第一PNP型三极管的发射极连接第一信号端，基极连接第一节点，集电极连接第二节点，其中，所述第一信号端连接所述第一节点；第一NPN型三极管的发射极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电保护电路，其特征在于，所述静电保护电路包括：第一PNP型三极管，发射极连接第一信号端，基极连接第一节点，集电极连接第二节点，其中，所述第一信号端连接所述第一节点；第一NPN型三极管，发射极连接第二信号端，基极连接所述第二节点，集电极连接所述第一节点；控制电路，连接所述第一信号端、第二信号端、第一节点，用于根据所述第一信号端和第二信号端的信号将所述第一信号端和第二信号端中的低电平信号端连接到所述第一节点。2.根据权利要求1所述的静电保护电路，其特征在于，所述静电保护电路还包括：第二PNP型三极管，发射极连接第二信号端，基极连接第三节点，集电极连接第四节点；第二NPN型三极管，发射极连接所述第一信号端，基极连接所述第四节点，集电极连接所述第三节点；所述控制电路还连接所述第三节点，用于根据所述第一信号端和第二信号端的信号将所述第一信号端和第二信号端中的低电平信号端连接到所述第三节点。3.根据权利要求2所述的静电保护电路，其特征在于，所述控制电路包括：第一晶体管，第一极连接所述第一节点，第二极连接所述第二信号端，栅极连接第五节点；第二晶体管，第一极连接所述第二信号端，第二极连接所述第五节点，栅极连接所述第一信号端；第三晶体管，第一极连接所述第一信号端，第二极连接所述第五节点，栅极连接所述第二信号端；第四晶体管，第一极连接所述第三节点，第二极连接所述第一信号端，栅极连接所述第五节点；其中，所述第一晶体管、第四晶体管同为gg
‑
NMOS，所述第二晶体管、第三晶体管同为N型晶体管。4.根据权利要求1所述的静电保护电路，其特征在于，所述控制电路包括：第五晶体管，第一极连接所述第二信号端，第二极连接第五节点，栅极连接所述第一信号端；第六晶体管，第一极连接所述第一信号端，第二极连接所述第五节点，栅极连接所述第二信号端；其中，所述第五节点连接所述第一节点，且所述第五晶体管和所述第六晶体管为N型晶体管。5.根据权利要求4所述的静电保护电路，其特征在于，所述静电保护电路还包括：至少一个第一二极管，至少一个所述第一二极管串联于所述第一节点和第五节点之间，且所述第一节点连接所述第一二极管的阳极，所述第五节点连接所述第一二极管的阴极。6.根据权利要求5所述的静电保护电路，其特征在于，所述静电保护电路还包括：第二PNP型三极管，发射极连接第二信号端，基极连接第三节点，集电极连接第四节点；第二NPN型三极管，发射极连接所述第一信号端，基极连接所述第四节点，集电极连接
所述第三节点；其中，所述第三节点连接所述第一节点；第二二极管，所述第二二极管的阳极连接所述第一信号端，阴极连接所述第一节点；第三二极管，所述第三二极管的阳极连接所述第二信号端，阴极连接所述第三节点。7.根据权利要求1所述的静电保护电路，其特征在于，所述静电保护电路还包括：第四二极管，阳极连接所述第二信号端，阴极连接所述第一信号端；第二PNP型三极管，发射极连接所述第一信号端，基极连接第三节点，集电极连接第四节点；第二NPN型三极管，发射极连接第三信号端，基极连接所述第四节点，集电极连接所述第三节点；第五二极管，阳极连接所述第三信号端，阴极连接所述第一信号端；所述控制电路还连接所述第三节点，用于根据所述第一信号端和第三信号端的信号将所述第一信号端和第三信号端中的低电平信号端连接到所述第三节点。8.根据权利要求7所述的静电保护电路，其特征在于，所述控制电路包括：第一晶体管，第一极连接所述第一节点，第二极连接所述第二信号端，栅极连接第五节点；第二晶体管，第一极连接所述第二信号端，第二极连接所述第五节点，栅极连接所述第一信号端；第三晶体管，第一极连接所述第一信号端，第二极连接所述第五节点，栅极连接所述第二信号端；第四晶体管，第一极连接所述第三节点，第二极连接所述第三信号端，栅极连接第六节点；第七晶体管，第一极连接所述第三信号端，第二极连接所述第六节点，栅极连接所述第一信号端；第八晶体管，第一极连接所述第一信号端，第二极连接所述第六节点，栅极连接所述第三信号端；其中，所述第一晶体管、第四晶体管同为gg
‑
NMOS，所述第二晶体管、第三晶体管、第七晶体管、第八晶体管同为N型晶体管。9.一种静电保护结构，其特征在于，所述静电保护结构包括权利要求1所述的静电保护电路，所述静电保护结构包括：半导体衬底；第一P型阱，位于所述半导体衬底内；第一N型阱，位于所述半导体衬底内；第一P型掺杂部，位于所述第一N型阱内，且电连接所述静电保护结构的第一信号端；第一N型掺杂部，位于所述第一N型阱内，与所述第一P型掺杂部间隔设置，且电连接所述静电保护结构的第一信号端；第二N型掺杂部，位于所述第一P型阱内，且电连接所述静电保护结构的第二信号端；第三N型掺杂部，部分位于所述第一P型阱内，部分位于所述第一N型阱内；第一栅极绝缘层，位于所述第一P型阱背离所述半导体衬底的一侧，且所述第一栅极绝
缘层在所述半导体衬底上的正投影至少部分位于所述第三N型掺杂部在所述半导体衬底上的正投影和所述第二N型掺杂部在所述半导体衬底上的正投影之间；第一栅极层，位于所述第一栅极绝缘层背离所述半导体衬底的一侧；选通电路，连接所述静电保护结构的第一信号端、第二信号端、第一栅极层，用于根据所述第一信号端和第二信号端的信号将所述第一栅极层连接到所述第一信号端和第二信号端中的低电平信号端。10.根据权利要求9所述的静电保护结构，其特征在于，所述静电保护结构还包括：第二N型阱，位于所述第一P型阱远离所述第一N型阱的一侧；第二P型掺杂部，位于所述第二N型阱内，且电连接所述静电保护结构的第二信号端；第四N型掺杂部，位于所述第二N型阱内，与所述第二P型掺杂部间隔设置，且电连接所述静电保护结构的第二信号端；第五N型掺杂部，位于所述第一P型阱内，与所述第二N型掺杂部间隔设置，且电连接所述静电保护结构的第一信号端；第六N型掺杂部，部分位于所述第一P型阱内，部分位于所述第二N型阱内；第二栅极绝缘层，位于所述第一P型阱背离所述半导体衬底的一侧，且所述第二栅极绝缘层在所述半导体衬底上的正投影至少部分位于所述第五N型掺杂部在所述半导体衬底上的正投影和所述第六N型掺杂部在所述半导体衬底上的正投影之间；第二栅极层，位于所述第二栅极绝缘层背离所述半导体衬底的一侧；所述选通电路还连接所述第二栅极层，用于根据所述第一信号端和第二信号端的信号将所述第二栅极层连接到所述第一信号端和第二信号端中的低电平信号端。11.根据权利要求10所述的静电保护结构，其特征在于，所述选通电路包括：第二晶体管，第一极连接所述第二信号端，第二极连接所述第一栅极层和所述第二栅极层，栅极连接所述第一信号端；第三晶体管，第一...

【专利技术属性】
技术研发人员：许杞安，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：