优化半导体沟槽形貌的双相刻蚀工艺方法技术

公开了优化半导体沟槽形貌的双相刻蚀工艺方法，主要利用两种不同条件的刻蚀工艺进行循环刻蚀，可以抑制微沟槽的产生，改善了器件沟槽底部的形貌，并可以获得“V型槽”、“U型槽”以及底部平坦的沟槽形貌。以及底部平坦的沟槽形貌。以及底部平坦的沟槽形貌。

【技术实现步骤摘要】
优化半导体沟槽形貌的双相刻蚀工艺方法


[0001]本专利技术涉及半导体领域，更具体地说，本专利技术涉及一种优化半导体沟槽形貌的双相刻蚀工艺方法。

技术介绍

[0002]硅(Si)基器件是目前最常用的功率半导体器件。近年来由于受到Si材料性能的影响，严重地限制了Si基器件的工作电压、工作温度、工作频率、工作损耗以及抗辐射等性能的提升。然而，现在Si基器件的技术相对成熟，很难实现创新性的突破。碳化硅(SiC)是一种具有独特物理和化学性质的材料。硅和碳原子之间强壮的共价键使这种材料具有高硬度、化学惰性和高导热性，也为该材料提供了宽禁带宽度和高临界击穿电场。凭借这些优异特性，SiC在大功率和高温电子器件中受到了广泛关注和推广应用。
[0003]沟槽刻蚀工艺是半导体器件制备的关键工艺。沟槽的形貌会影响器件导通电流的面积和击穿时电场的分布，进而影响器件的比导通电阻和击穿电压。在传统的半导体刻蚀工艺中，沟槽底部很容易产生微沟槽现象，尤其是对于深沟槽结构来说。微沟槽会引起电势线的聚集效应，产生高电场导致器件提前击穿，进而降低了器件的击穿电压。
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【技术保护点】

【技术特征摘要】
1.优化半导体沟槽形貌的双相刻蚀工艺方法，包括：样片清洗；掩膜层生长；掩膜层图形化；通过第一刻蚀条件刻蚀沟槽，所述第一刻蚀条件包括第一ICP功率和第一RF偏置电压；通过第二刻蚀条件刻蚀沟槽，所述第二刻蚀条件包括第二ICP功率和第二RF偏置电压，所述第一ICP功率高于所述第二ICP功率，所述第一RF偏置电压低于所述第二RF偏置电压；交替使用第一刻蚀条件和第二刻蚀条件刻蚀沟槽。2.如权利要求1所述的双相刻蚀工艺方法，其中第一ICP功率为800～2000W，第一RF偏置电压为
‑
50V～0V，第二ICP功率为0～600W，第二RF偏置电压为
‑
300V～
‑
50V。3.如权利要求1所述的双相刻蚀工艺方法，其中第一刻蚀条件使得化学刻蚀占主导，第二刻蚀条件使得物理刻蚀占主导。4.如权利要求2所述的双相刻蚀工艺方法，其中第一刻蚀条件下的刻蚀速度大于第二刻蚀条件下的刻蚀速度。5.如权利要求1所述的双相刻蚀工艺方法，其中通过第一刻蚀条件刻蚀后的沟槽底部呈“V字型”。6.如权利要求1所述的双相刻蚀工艺方法，其中通过第二刻蚀条件刻蚀后的沟槽侧壁垂直且底部出现微沟槽。7.如权利要求1所述的双相刻蚀工艺方法，其中交替使用第一刻蚀条件和第二刻蚀条件...

【专利技术属性】
技术研发人员：盛况，王宝柱，王珩宇，任娜，
申请(专利权)人：浙江大学，
类型：发明
国别省市：