本发明专利技术公开了一种碳化硅单晶衬底，包括第一表面和第二表面，所述第一表面包括钉扎区和制件区，所述钉扎区为人工设置的势阱，以将所述钉扎区周围区域的位错集中于所述钉扎区，所述第一表面上设置多个所述钉扎区；所述制件区用于制作半导体器件，所述制件区周围设置有所述钉扎区，以使得所述制件区中心区域的位错密度小于边缘区域。本发明专利技术提供的碳化硅单晶衬底，在制件区周围设置钉扎区，以将制件区上的位错集中在制件区边缘，从而使制件区中心区域的位错密度降低，并使用制件区中心区域来制作半导体器件的有效区域，即半导体器件上施加电压的区域，可以显著降低有效区域的位错密度，降低有效区域的失效概率，提高半导体器件的良品率。品率。品率。
【技术实现步骤摘要】
一种碳化硅单晶衬底、制备方法及半导体器件
[0001]本专利技术涉及碳化硅单晶制造
，特别涉及一种碳化硅单晶衬底、 制备方法及半导体器件。
技术介绍
[0002]随着半导体技术的不断革新，第三代宽禁带材料中的碳化硅(SiC)由于 自身材料优良特性和碳化硅器件呈现出的巨大应用前景而得到飞速发展，碳 化硅晶体的制备以及相关器件的研究一直是国内外的前沿研究热点。碳化硅 单晶因具备禁带宽度大、击穿电场高、热导率大、电子饱和漂移速率快、化 学稳定性高、抗辐射能力强等各种优越性能，成为耐高温、高频、抗辐射、 大功率半导体器件材料的优先选择。
[0003]位错是碳化硅单晶衬底的主要缺陷之一，位错对于以碳化硅单晶为基底 的半导体器件的性能有着显著影响。目前市面上以碳化硅单晶为基底的半导 体器件位错密度仍然较高，近年来随着技术进步，位错密度在逐步降低，但 仍然不能显著提高半导体器件的良品率。
[0004]因此，如何提高半导体器件的良品率，是本领域技术人员亟需解决的技 术问题。
技术实现思路
[0005]有鉴于此，本专利技术的目的在于提供一种碳化硅单晶衬底，以提高使用此 碳化硅单晶衬底制作的半导体器件的良品率。
[0006]本专利技术的另一目的在于提供一种上述碳化硅单晶衬底的制备方法。
[0007]本专利技术的另一目的在于提供一种使用上述碳化硅单晶衬底制作的半导体 器件。
[0008]为实现上述目的，本专利技术提供如下技术方案：
[0009]一种碳化硅单晶衬底，包括第一表面和第二表面，所述第一表面包括钉 扎区和制件区，所述钉扎区为人工设置的势阱，以将所述钉扎区周围区域的 位错集中于所述钉扎区，所述第一表面上设置多个所述钉扎区；
[0010]所述制件区用于制作包含所述碳化硅单晶衬底的半导体器件，所述制件 区周围设置有所述钉扎区，以使得所述制件区中心区域的位错密度小于边缘 区域。
[0011]优选地，在上述碳化硅单晶衬底中，多个所述钉扎区均匀设置于所述第 一表面上，所述制件区周围均匀设置有多个所述钉扎区。
[0012]优选地，在上述碳化硅单晶衬底中，所述钉扎区为边长为40μm～100μm的 正方形，所述制件区为矩形区域且所述制件区的四个顶点上均设置有所述钉 扎区。
[0013]优选地，在上述碳化硅单晶衬底中，所述制件区为正方形区域。
[0014]优选地，在上述碳化硅单晶衬底中，所述制件区可以制作单个半导体器 件，也可以制作多个半导体器件。
[0015]优选地，在上述碳化硅单晶衬底中，所述制件区的位错密度小于3000个 /cm2。
[0016]优选地，在上述碳化硅单晶衬底中，所述制件区的螺型位错密度小于500 个/cm2。
[0017]优选地，在上述碳化硅单晶衬底中，所述制件区的刃型位错密度小于1500 个/cm2。
[0018]优选地，在上述碳化硅单晶衬底中，所述制件区的基平面位错密度小于 1000个/cm2。
[0019]本专利技术还提供了一种碳化硅单晶衬底的制备方法，所述制备方法用于制 备如权利要求1
‑
9任一项所述的碳化硅单晶衬底，所述制备方法包括以下步骤：
[0020]加工籽晶生长面：确定好所需碳化硅单晶衬底的钉扎区形状及分布，在 籽晶的生长面上按照钉扎区的形状制作图形；
[0021]退火：将加工后的籽晶在惰性气体的保护下进行第一预设温度下的退火 处理，处理时间为第一预设时长；
[0022]生长碳化硅单晶：将退火处理后的籽晶装炉，并使用传统物理气相传输 法进行碳化硅单晶的生长；
[0023]切割碳化硅单晶：使用多线切割工艺将生长完成后的碳化硅单晶加工为 所需厚度的晶片；
[0024]研磨抛光：对加工后的碳化硅单晶晶片进行研磨、抛光及清洗，即获得 如权利要求1
‑
9任一项所述的碳化硅单晶衬底。
[0025]优选地，在上述碳化硅单晶衬底的制备方法中，在加工籽晶生长面步骤 中，在籽晶生长面上制作图形的方法为涂抹、蒸镀、磁控溅射镀、浸润和粘 贴中的一种或多种。
[0026]优选地，在上述碳化硅单晶衬底的制备方法中，在加工籽晶生长面步骤 中，在籽晶生长面上制作图形的材质为石墨。
[0027]优选地，在上述碳化硅单晶衬底的制备方法中，在加工籽晶生长面步骤 中，在籽晶生长面上制作图形的材质为铌、铼、锇、钽、钼、钨和铱中的一 种或多种。
[0028]优选地，在上述碳化硅单晶衬底的制备方法中，在加工籽晶生长面步骤 中，在籽晶生长面上制作图形的材质为碳化铌、碳化铼、碳化锇、碳化钽、 碳化钼、碳化钨和碳化铱中的一种或多种。
[0029]优选地，在上述碳化硅单晶衬底的制备方法中，在退火步骤中，所述第 一预设温度为800℃～1000℃，所述第一预设时长为20min～40min。
[0030]优选地，在上述碳化硅单晶衬底的制备方法中，在退火步骤中，所述惰 性气体为氩气。
[0031]本专利技术还提供了一种半导体器件，所述半导体器件为使用如权利要求1
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9 任一项所述的碳化硅单晶衬底生产的半导体器件。
[0032]优选地，在上述半导体器件中，所述半导体器件的有效区域使用所述制 件区中心区域的所述碳化硅单晶衬底进行生产，所述有效区域为所述半导体 器件上施加电压的区域。
[0033]从上述的技术方案可以看出，本专利技术提供的碳化硅单晶衬底，与现有技 术的区别在于，在碳化硅单晶衬底的第一表面上人工设置钉扎区，以通过钉 扎区的势阱，将钉扎区周围区域的位错集中于钉扎区，在第一表面上设置多 个钉扎区；在第一表面上还设置有制件区，制件区用于制作包含碳化硅单晶 衬底的半导体器件，制件区周围设置有钉扎区，以使得制件区中心区域的位 错密度小于边缘区域。通过人工设置钉扎区，并将钉扎区设置于
制件区的周 围，可以使制件区上的位错集中在制件区周围，从而降低制件区中心区域的 位错密度，并使用制件区上低位错密度的区域来制作半导体器件上施加电压 的区域，即半导体器件的有效区域，可以显著降低有效区域的位错密度，从 而使得有效区域在受电压影响时失效概率降低，从而提高半导体器件的良品 率。
附图说明
[0034]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0035]图1为本专利技术实施例提供的圆形钉扎区示意图；
[0036]图2为本专利技术实施例提供的单向条带形钉扎区示意图；
[0037]图3为本专利技术实施例提供的双向条带形钉扎区示意图；
[0038]图4为本专利技术实施例提供的碳化硅单晶衬底的制备方法流程图；
[0039]其中，10为第一表面，110为钉扎区，120为制件区。
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【技术保护点】
【技术特征摘要】
1.一种碳化硅单晶衬底，其特征在于，包括第一表面(10)和第二表面，所述第一表面(10)包括钉扎区(110)和制件区(120)，所述钉扎区(110)为人工设置的势阱，以将所述钉扎区(110)周围区域的位错集中于所述钉扎区(110)，所述第一表面(10)上设置多个所述钉扎区(110)；所述制件区(120)用于制作包含所述碳化硅单晶衬底的半导体器件，所述制件区(120)周围设置有所述钉扎区(110)，以使得所述制件区(120)中心区域的位错密度小于边缘区域。2.如权利要求1所述的碳化硅单晶衬底，其特征在于，多个所述钉扎区(110)均匀设置于所述第一表面(10)上，所述制件区(120)周围均匀设置有多个所述钉扎区(110)。3.如权利要求2所述的碳化硅单晶衬底，其特征在于，所述钉扎区(110)为边长为40μm～100μm的正方形，所述制件区(120)为矩形区域且所述制件区(120)的四个顶点上均设置有所述钉扎区(110)。4.如权利要求3所述的碳化硅单晶衬底，其特征在于，所述制件区(120)为正方形区域。5.如权利要求3所述的碳化硅单晶衬底，其特征在于，所述制件区(120)可以制作单个半导体器件，也可以制作多个半导体器件。6.如权利要求1所述的碳化硅单晶衬底，其特征在于，所述制件区(120)的位错密度小于3000个/cm2。7.如权利要求1所述的碳化硅单晶衬底，其特征在于，所述制件区(120)的螺型位错密度小于500个/cm2。8.如权利要求1所述的碳化硅单晶衬底，其特征在于，所述制件区(120)的刃型位错密度小于1500个/cm2。9.如权利要求1所述的碳化硅单晶衬底，其特征在于，所述制件区(120)的基平面位错密度小于1000个/cm2。10.一种碳化硅单晶衬底的制备方法，其特征在于，所述制备方法用于制备如权利要求1
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9任一项所述的碳化硅单晶衬底，所述制备方法包括以下步骤：加工籽晶生长面：确定好所需碳化硅单晶衬底的钉扎区形...
【专利技术属性】
技术研发人员：娄艳芳，刘春俊，王光明，姚静，雍庆，彭同华，杨建，
申请(专利权)人：新疆天科合达蓝光半导体有限公司江苏天科合达半导体有限公司，
类型：发明
国别省市：
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