一种基于FPGA的多点数互相关运算的加速实现方法技术

本发明专利技术公开了一种基于FPGA(现场可编程门阵列)的多点数互相关运算的加速实现方法，属于信号处理技术领域。本发明专利技术使用FPGA进行硬件加速，缩短互相关计算的计算时间；根据AD芯片(模数转换芯片)采集得到的两组最终数据，在FPGA器件内完成FFT(快速傅里叶变换)、在频域取窗、IFFT(逆快速傅里叶变换)，再进行互相关计算的过程，最主要的时间延迟来自于最后的互相关计算阶段，整个处理过程的时钟周期数由选取的点数、计算过程中数据的精度、可使用的逻辑资源数量来决定；本发明专利技术在FPGA内部实现了多点数互相关运算过程，大大缩短了计算时间，且保持了较高精度的计算结果。保持了较高精度的计算结果。保持了较高精度的计算结果。

【技术实现步骤摘要】
一种基于FPGA的多点数互相关运算的加速实现方法


[0001]本专利技术属于信号处理
，具体设计一种基于FPGA的多点数互相关运算的加速实现方法。

技术介绍

[0002]互相关算法在下位机中很容易实现，但随着点数增多，计算效率大大降低。虽然在频域上做共轭卷积可以代替时域上的互相关计算，在点数较多时也能提高计算速度，但在涉及到频域取窗等问题时需要多次使用FFT与IFFT。在下位机上实现时，每一次FFT与IFFT都伴随着一定精度的损失，累加后可能会影响最终的结果，因此，寻找一种精度高且计算速度快的方法十分重要。
[0003]现有技术中，CN108089839A公开了一种基于FPGA实现互相关运算的方法，其有以下两个主要特征：1、利用FPGA硬件资源丰富，易于实现并行计算的特点，采用硬件电路实现两路信号的互相关运算；2、该方法比传统的从FPGA的RAM地址取出单一数据进行乘累加运算具有更高的速度和效率，可以充分利用FPGA并行运算的特点，降低运算时间。但依据其所举实例，上述方法效率依然较为低下。为此，急需一种能够缩短运算周期的方法，提高本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的多点数互相关运算的加速实现方法，其特征在于，步骤如下：(1).数据存储：将AD芯片采集得到的两组一定间隔的数据存储在双端口RAM0内；(2).FFT运算：同时读取存储在双端口RAM0内的两组数据，并使用FFT IP核进行FFT的计算过程，将计算得到的结果存储在双端口RAM1内；(3).频域取窗：同时读取存储在双端口RAM1内的数据，根据实际的需求对频域进行取窗，完成滤波的过程；(4).IFFT运算：使用FFT IP核对取窗滤波后的数据进行IFFT的计算过程，将计算得到的结果存储在一组单端口分布式RAM内，记为RAM[0][0]—RAM[0][m
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1]与RAM[1][0]—RAM[1][m
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1]，m为小于N的2的整数次幂，N为数组长度；(5).互相关运算：对保存在2m个RAM内的元素进行扫描，并将乘积结果按一定方式累加进双端口RAM[2][0]
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RAM[2][2m
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1]中，具体扫描步骤如下：a.RAM[1][0]—RAM[1][m
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1]的输出地址置0；b.RAM[0][0]—RAM[0][m
‑
1]的输出...

【专利技术属性】
技术研发人员：吕思杰，张利萍，韩东良，
申请(专利权)人：青岛弘大智能电子科技有限公司，
类型：发明
国别省市：