一种基于忆阻器的混合逻辑乘累加电路制造技术

本发明专利技术公开了一种基于忆阻器的混合逻辑乘累加电路，该电路包括数据缓存器，忆阻器阵列，移位器，加法器，寄存器；输入数据通过数据缓存器输入，所述数据缓存器连接到忆阻器阵列，将缓存数据输入至忆阻器阵列中；忆阻器阵列的输出连接到移位器，移位器连接有时钟信号以及多个加法器，移位器移位之后的结果输入到加法器，通过加法器与寄存器的原数据相加，将结果重新存入寄存器中。本发明专利技术通过忆阻器和CMOS电路的结合，既实现了数据存储，又完成了逻辑运算；结合本发明专利技术上述电路，不仅可以减少面积，还能降低功耗并实现存算一体化。还能降低功耗并实现存算一体化。还能降低功耗并实现存算一体化。

【技术实现步骤摘要】
一种基于忆阻器的混合逻辑乘累加电路


[0001]本专利技术涉及存算一体架构领域，尤其涉及基于忆阻器的混合逻辑乘累加电路。

技术介绍

[0002]在大数据时代，随着处理数据的规模越来越大，冯诺依曼结构的计算存储分离架构已满足不了日益增长的性能需求。而存算一体架构能有效解决冯氏结构所面临的存储墙，功耗墙等问题。
[0003]近年来，为了突破冯式结构的性能瓶颈，GPU，FGPA及各种ASIC应运而生。但是，随着摩尔定律到达极限，以及计算与存储分离，这些硬件架构的性能终将受到限制。因此，基于新型元器件忆阻器的存算一体架构是未来发展的趋势，对于混合逻辑的电路设计也是非常重要的。

技术实现思路

[0004]本专利技术的目的是提供一种基于忆阻器的混合逻辑乘累加电路，能够实现存算一体化，相比传统CMOS乘法器降低面积与功耗。忆阻器作为一种新型元器件，具有非易失性，低功耗，高密度等优点，其阻值可通过流经自身的电荷量改变，且与CMOS工艺兼容，既能存储数据又能参与计算，因此可作为存算一体架构的基本单元。本专利技术基于忆阻器的混合逻辑电路基于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于忆阻器的混合逻辑乘累加电路，其特征在于：该电路包括数据缓存器，忆阻器阵列，移位器，加法器，寄存器；输入数据通过数据缓存器输入，所述数据缓存器连接到忆阻器阵列，将缓存数据输入至忆阻器阵列中；忆阻器阵列的输出连接到移位器，移位器连接有时钟信号以及多个加法器，移位器移位之后的结果输入到加法器，通过加法器与寄存器的原数据相加，将结果重新存入寄存器中。2.根据权利要求1所述的基于忆阻器的混合逻辑乘累加电路，其特征在于：利用忆阻器和CMOS电路结合共同完成乘累加运算。3.根据权利要求1所述的基于忆阻器的混合逻辑乘累加电路，其特征在于：利用忆阻器存储数据，并与输入信号做乘累加运算。4.根据权利要求1所述的基于忆阻器的混合逻辑乘累加电路，其特征在于：利用忆阻器完成与运算，由CMOS逻辑完成移位相加运算。5.一种基于忆阻器的混合...

【专利技术属性】
技术研发人员：孙文浩，吴启樵，陈松，
申请(专利权)人：中国科学技术大学，
类型：发明
国别省市：