加法器树电路、加法器电路和操作全加器的方法技术

在本发明专利技术的一些方面，公开了加法器树电路。在一些方面，加法器树电路包括多个全加器(FA)，包括：第一FA子组，其中，第一全加器子组的每个FA包括第一数量的晶体管；以及第二FA子组，其中，第二全加器子组的每个FA包括第二数量的晶体管，第一数量大于第二数量；其中，第一子组的每个FA从第二FA子组的第一个接收第一输入，并且从第二FA子组的第二个接收第二输入，并且每个FA向第二FA子组的第三个提供第一输出，并且向第二FA子组的第四个提供第二输出。本申请的实施例还涉及加法器电路和操作全加器的方法。加器的方法。加器的方法。

【技术实现步骤摘要】
加法器树电路、加法器电路和操作全加器的方法


[0001]本申请的实施例涉及加法器树电路、加法器电路和操作全加器的方法。

技术介绍

[0002]全加器是将三个输入相加并且产生两输出的加法器。前两个输入是两个操作数A和B，并且第三个输入是输入进位Cin。输出进位指定为Cout，并且总和输出指定为S。全加器可以用在二进制算术电路中，其实施加法、减法、乘法和除法。

技术实现思路

[0003]本申请的一些实施例提供了一种加法器树电路，包括：多个全加器(FA)，包括：第一全加器子组，其中，所述第一全加器子组的每个全加器包括第一数量的晶体管；以及第二全加器子组，其中，所述第二全加器子组的每个全加器包括第二数量的晶体管，所述第一数量大于所述第二数量；其中，所述第一全加器子组的每个全加器从所述第二全加器子组的第一个接收第一输入，并且从所述第二全加器子组的第二个接收第二输入，并且每个全加器向所述第二全加器子组的第三个提供第一输出，并且向所述第二全加器子组的第四个提供第二输出。
[0004]本申请的另一些实施例提供了一种加法器电路包括：第一级，配置为：接收第一输入信号和第二输入信号；以及提供第一输出信号；第二级，耦接至所述第一级，并且配置为将所述第一输出信号反相以提供第二输出信号；第三级，耦接至所述第一级和所述第二级，并且配置为：接收进位输入信号、所述第一输出信号和所述第二输出信号；以及提供和信号；以及第四级，耦接至所述第一级和所述第二级，并且配置为：接收所述进位输入信号、所述第一输入信号、所述第一输出信号和所述第二输出信号；以及提供进位输出信号。
[0005]本申请的又一些实施例提供了一种操作全加器的方法，包括：由第一全加器(FA)从第二全加器接收第一操作数，其中，所述第二全加器具有第一驱动强度以向所述第一全加器提供所述第一操作数；由所述第一全加器从第三全加器接收第二操作数，其中，所述第三全加器具有所述第一驱动强度以向所述第一全加器提供所述第二操作数；以及由所述第一全加器向第四全加器提供总和，其中，所述第一全加器具有第二驱动强度以向所述第四全加器提供所述总和，其中，所述第二驱动强度小于所述第一驱动强度。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1A、图1B、图1C和图1D每个示出了根据本专利技术的一些实施例的加法器树的框图。
[0008]图2示出了根据本专利技术的一些实施例的全加器的框图。
[0009]图3示出了根据本专利技术的一些实施例的全加器的电路图。
[0010]图4A示出了根据本专利技术的一些实施例的操作加法器树的方法的流程图。
[0011]图4B示出了根据本专利技术的一些实施例的操作加法器树的另一方法的流程图。
[0012]图5是显示根据本专利技术的各个实施例的存储器系统的配置的框图。
具体实施方式
[0013]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0014]此外，为了便于描述，本文可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0015]本专利技术提供加法器树的各个实施例，该加法器树提供与较弱驱动强度的FA(例如，14晶体管(14T)加法器)交错的较强驱动的(driving)/驱动(drive)强度的全加器(FA)(例如，28晶体管(28T)加法器)。在一些实施例中，FA的第一子组(例如，28T加法器)的每个FA从FA的第二子组(例如，14T加法器)的第一FA接收第一输入(例如，进位输入)并且从第二子组的第二FA接收第二输入(例如，操作数)。在一些实施例中，FA布置为行和列，第二子组的第一FA位于与第一子组的FA相同的行中，并且第二子组的第二FA位于与第一子组的FA相同的列中。在一些实施例中，第一子组的每个FA向第二子组的第三FA提供第一输出(例如，进位输出)并且向第二子组的第四FA提供第二输出(例如，总和)。在一些实施例中，第二子组的第三FA位于与第一子组的FA相同的行中，并且第二子组的第四FA位于与第一子组的FA相同的列中。本专利技术还提供了新颖的14T FA拓扑的各个实施例。
[0016]有利地，所公开的加法器树的实施例可以实现若干益处。在一些实施例中，与仅使用具有较强驱动强度的FA(例如，28晶体管FA)的加法器树相比，所公开的具有两种类型FA的加法器树具有更低的硅(例如，芯片、晶体管)区域和更低的功耗，同时对速度/驱动强度的影响可以忽略不计。此外，可以通过如何布置两种类型的FA来优化速度。
[0017]图1A示出了根据本专利技术的一些实施例的加法器树100A的框图。加法器树100A包括许多全加器(FA)。例如，如图1A中所示，加法器树100A包括FA 105A、105B、105C、105D、110A、110B、110C、110D、115A、115B、115C、115D、120A、120B、120C和120D。虽然示出了16个加法器，但是加法器树100可以包括任何数量的FA，同时保持在本专利技术的范围内。
[0018]加法器树100A的FA可以布置为行和列。例如，第一行可以包括FA 105A
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105D，第二行可以包括FA 110A
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110D，第三行可以包括FA 115A
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115D，并且第四行可以包括FA 120A
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120D。虽然每行显示为包括4个FA，但是每行可以包括任何数量的FA，同时保持在本专利技术的范围内。此外，一行可以包括与另一行不同数量的FA。例如，第一行和第二行可以包括N个
FA，第三行可以包括N+1个FA，并且第四行可以包括N+2个FA，其中，N是整数值。在一些实施例中，第一列可以包括105A、110A、115A和120A，第二列可以包括105B、110B、115B和120B，第三列可以包括105C、110C、115C和120C，并且第四列可以包括105D、110D、115D和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种加法器树电路，包括：多个全加器(FA)，包括：第一全加器子组，其中，所述第一全加器子组的每个全加器包括第一数量的晶体管；以及第二全加器子组，其中，所述第二全加器子组的每个全加器包括第二数量的晶体管，所述第一数量大于所述第二数量；其中，所述第一全加器子组的每个全加器从所述第二全加器子组的第一个接收第一输入，并且从所述第二全加器子组的第二个接收第二输入，并且每个全加器向所述第二全加器子组的第三个提供第一输出，并且向所述第二全加器子组的第四个提供第二输出。2.根据权利要求1所述的加法器树电路，其中，所述第一输入是从所述第二全加器子组的所述第一个接收的操作数，所述第二输入是从所述第二全加器子组的所述第二个接收的第一进位输出，所述第一输出是向所述第二全加器子组的所述第三个提供的总和，并且所述第二输出是向所述第二全加器子组的所述第四个提供的第二进位输出。3.根据权利要求1所述的加法器树电路，其中，所述第二全加器子组的每个全加器从所述第一全加器子组的第一个接收第三输入，并且从所述第一全加器子组的第二个接收第四输入，并且每个全加器向所述第一全加器子组的第三个提供第三输出，并且向所述第一全加器子组的第四个提供第四输出。4.根据权利要求1所述的加法器树电路，其中，所述第二全加器子组的每个全加器从所述第二全加器子组的第五个接收第三输入并且向所述第二全加器子组的第六个提供第三输出。5.根据权利要求1所述的加法器树电路，其中，所述多个全加器包括多个多位全加器，其中，每个多位全加器包括所述第一全加器子组中的至少一个和所述第二全加器子组中的至少一个。6.根据权利要求5所述的加法器...

【专利技术属性】
技术研发人员：李嘉富，李伯浩，史毅骏，池育德，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：