本发明专利技术提供一种具有NbN SNS约瑟夫森结的超导集成电路及其制备方法，该超导集成电路包括衬底、功能层、第一隔离层、第一配线部、第二配线部、第二隔离层、第一接地材料层及第二接地材料层，其中，衬底包括基底层及缓冲层，功能层位于缓冲层上表面且包括层叠的底电极、结势垒层及顶电极，第一隔离层覆盖缓冲层上表面及功能层显露表面且设有被第一配线部与第二配线部填充的第一接触孔与第二接触孔，第二隔离层覆盖第一隔离层上表面及第一配线部与第二配线部显露表面且设有第一通孔与第二通孔，第一与第二接地材料层分别填充第一通孔及第二通孔。本发明专利技术采用较厚的结势垒层，提升了势垒层覆盖率，无需外接并联电阻，提升了电路集成度。度。度。
【技术实现步骤摘要】
具有NbN SNS约瑟夫森结的超导集成电路及其制备方法
[0001]本专利技术属于超导电子学领域，涉及一种具有NbN SNS约瑟夫森结的超导集成电路及其制备方法。
技术介绍
[0002]超导单磁通量子(SFQ，Single Flux Quantum)电路被发现，其主要利用超导约瑟夫森结作为开关，以超导环路中是否存在单个磁通量子表示逻辑信息，具有高速度和低功耗的优势。超导数字集成电路是以约瑟夫森结为核心单元的多层结构，其电路规模高度依赖于约瑟夫森结所占面积、结的均匀性以及传输线面积等因素。要实现超级计算机这样大规模集成电路的应用，超导芯片的电路需要百万约瑟夫森结量级甚至更高规模的集成度。
[0003]目前，超导集成电路的主流是基于超导Nb材料和Nb/Al
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AlOx/Nb约瑟夫森结外接并联电阻构成，但由于Nb的小电感、能隙及旁路电阻的存在，限制了电路集成度和高频应用。
[0004]硅作为一种常见的半导体材料，成本较低，加工工艺成熟，表面平整度高，均一性好，且在高频段的损耗很低的特点，但是，由于硅衬底上生长的NbN薄膜为多晶结构，界面起伏大，使得硅衬底上约瑟夫森结的临界电流密度、结阵均匀性及重复性不易控制，不适合作为高质量的约瑟夫森结单元的衬底。
[0005]因此，急需开发一种集成度高且能稳定形成于硅衬底上的约瑟夫森结单元。
技术实现思路
[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种具有NbN SNS约瑟夫森结的超导集成电路及其制备方法，用于解决现有技术中超导数字集成电路集成度低及难以稳定形成于硅衬底上的问题。
[0007]为实现上述目的及其他相关目的，本专利技术提供一种具有NbN SNS约瑟夫森结的超导集成电路的制备方法，包括以下步骤：
[0008]提供一衬底，并于所述衬底上形成自下而上依次包括NbN底层膜、金属势垒层及NbN顶层膜的功能材料层，其中，所述衬底包括基底层及位于所述基底层上的缓冲层；
[0009]刻蚀所述功能材料层以形成包括底电极、结势垒层及顶电极的功能层，并于形成覆盖所述功能层的显露表面及所述缓冲层的上表面的第一隔离层；
[0010]于所述第一隔离层中形成底部显露所述顶电极的第一接触孔及底部显露所述底电极的第二接触孔，并形成覆盖所述第一隔离层的上表面及填充所述第一接触孔与所述第二接触孔的配线层；
[0011]刻蚀所述配线层以形成填充所述第一接触孔的第一配线部及填充所述第二接触孔第二配线部，并于所述第一配线部与所述第二配线部的显露表面及所述第一隔离层的上表面形成第二隔离层；
[0012]于所述第二隔离层中形成底部显露出所述第一配线部的第一通孔及底部显露出
所述第二配线部的第二通孔，并形成覆盖所述第二隔离层的上表面及填充所述第一通孔和所述第二通孔的接地材料层；
[0013]刻蚀所述接地材料层以形成填充所述第一通孔的第一接地材料层及填充所述第二通孔的第二接地材料层。
[0014]可选地，所述基底层的材质包括硅，所述缓冲层的材质包括二氧化硅。
[0015]可选地，所述金属势垒层的材质包括TiN
x
、TaN
x
、NbN
x
中的至少一种，其中，x为N元素的原子组分，且1>x>0。
[0016]可选地，先对所述NbN顶层膜、所述金属势垒层及所述NbN底层膜进行一步刻蚀以得到所述底电极，再对所述NbN顶层膜及所述金属势垒层进行一步刻蚀以得到所述结势垒层及所述顶电极。
[0017]可选地，所述结势垒层的形状包括圆形，所述结势垒层的厚度范围为5nm～30nm。
[0018]本专利技术还提供了一种具有NbN SNS约瑟夫森结的超导集成电路，包括。
[0019]衬底，包括基底层及位于所述基底层上的缓冲层；
[0020]功能层，位于所述缓冲层的上表面且包括向上层叠的底电极、结势垒层及顶电极，所述底电极的材质包括NbN，所述结势垒层包括金属势垒层，所述顶电极的材质包括NbN；
[0021]第一隔离层，覆盖所述缓冲层的上表面及所述功能层的显露表面，且所述第一隔离层中设有显露所述顶电极的第一接触孔及显露所述底电极的第二接触孔；
[0022]第一配线部及第二配线部，所述第一配线部填充所述第一接触孔，所述第二配线部填充所述第二接触孔；
[0023]第二隔离层，覆盖所述第一隔离层的上表面及所述第一配线部与所述第二配线部的显露表面，且所述第二隔离层中设有显露所述第一配线部的第一通孔及显露所述第二配线部的第二通孔；
[0024]第一接地材料层及第二接地材料层，所述第一接地材料层位于所述第二隔离层的上表面且填充所述第一通孔，所述第二接地材料层位于所述第二隔离层的上表面并填充所述第二通孔。
[0025]可选地，所述基底层的材质包括硅，所述缓冲层的材质包括二氧化硅。
[0026]可选地，所述所述底电极、所述结势垒层及所述顶电极构成过阻尼NbN SNS约瑟夫森结。
[0027]可选地，所述结势垒层的材质包括TiN
x
、TaN
x
、NbN
x
中的至少一种，其中，x为N元素的原子组分，且1>x>0。
[0028]可选地，所述底电极的厚度范围为150nm～250nm，所述结势垒层的厚度范围为5nm～30nm，所述结势垒层的直径范围为1.6μm～3.0μm，所述顶电极的厚度范围为150nm～250nm，所述第一隔离层的厚度范围为200nm～300nm，所述第二隔离层的厚度范围为500nm～600nm。
[0029]如上所述，本专利技术的具有NbN SNS约瑟夫森结的超导集成电路及其制备方法通过于硅基底层上形成所述缓冲层以构成所述衬底，再于衬底上生长所述功能材料层，且所述功能材料层中的所述金属势垒层的厚度范围为5nm～30nm，避免了直接于硅衬底上形成的所述功能材料层中膜界起伏，得到的所述功能材料层的质量较高，且提升了所述金属势垒层的覆盖率及可重复性，采用氮化物作为所述金属势垒层，避免了所述功能层中各层之间
的界面处化合物的形成，有利于获得界面清晰的所述功能层。此外，所述具有NbN SNS约瑟夫森结的超导集成电路无需并联电阻，提升了电路的集成度，且采用具有高转变温度和高动态电感的NbN材料作为所述具有NbN SNS约瑟夫森结的超导集成电路的所述顶电极与所述底电极及电路的微带线，提高了工作温度，节省了微带线的面积，降低了电路功耗并进一步提升了电路的集成度，具有高度产业利用价值。
附图说明
[0030]图1显示为本专利技术的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的流程图。
[0031]图2显示为本专利技术的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的提供衬底的剖面结构示意图。
[0032]图3显示为本专利技术的具有NbN SNS约瑟夫森本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种具有NbN SNS约瑟夫森结的超导集成电路制备方法，其特征在于，包括以下步骤：提供一衬底，并于所述衬底上形成自下而上依次包括NbN底层膜、金属势垒层及NbN顶层膜的功能材料层，其中，所述衬底包括基底层及位于所述基底层上的缓冲层；刻蚀所述功能材料层以形成包括底电极、结势垒层及顶电极的功能层，并形成覆盖所述功能层的显露表面及所述缓冲层的上表面的第一隔离层；于所述第一隔离层中形成底部显露所述顶电极的第一接触孔及底部显露所述底电极的第二接触孔，并形成覆盖所述第一隔离层的上表面及填充所述第一接触孔与所述第二接触孔的配线层；刻蚀所述配线层以形成填充所述第一接触孔的第一配线部及填充所述第二接触孔的第二配线部，并于所述第一配线部与所述第二配线部的显露表面及所述第一隔离层的上表面形成第二隔离层；于所述第二隔离层中形成底部显露出所述第一配线部的第一通孔及底部显露出所述第二配线部的第二通孔，并形成覆盖所述第二隔离层的上表面及填充所述第一通孔和所述第二通孔的接地材料层；刻蚀所述接地材料层以形成填充所述第一通孔的第一接地材料层及填充所述第二通孔的第二接地材料层。2.根据权利要求1所述的具有NbN SNS约瑟夫森结的超导集成电路的制备方法，其特征在于：所述基底层的材质包括硅，所述缓冲层的材质包括二氧化硅。3.根据权利要求1所述的具有NbN SNS约瑟夫森结的超导集成电路的制备方法，其特征在于：所述金属势垒层的材质包括TiN
x
、TaN
x
、NbN
x
中的至少一种，其中，x为N元素的原子组分，且1>x>0。4.根据权利要求1所述的具有NbN SNS约瑟夫森结的超导集成电路的制备方法，其特征在于：先对所述NbN顶层膜、所述金属势垒层及所述NbN底层膜进行一步刻蚀以得到所述底电极，再对所述NbN顶层膜及所述金属势垒层进行一步刻蚀以得到所述结势垒层及所述顶电极。5.根据权利要求1所述的具有NbN SNS约瑟夫森结的超导集成电路的制备方法，其特征在于：所述结势垒层的形状包括圆形，所述结势垒层的厚度范围为5n...
【专利技术属性】
技术研发人员：张露，陈垒，王镇，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：
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