具有NbNSNS约瑟夫森结的超导集成电路及其制作方法技术

本发明专利技术提供一种具有NbN SNS约瑟夫森结的超导集成电路及其制作方法，该超导集成电路包括衬底、功能层、第一隔离层、第一配线部、第二配线部、第二隔离层、第一接地层及第二接地层，其中，功能层位于衬底上表面且包括底电极、结势垒层及顶电极，第一隔离层覆盖衬底上表面及功能层显露表面且设有第一接触孔及第二接触孔，第一配线部及第二配线部分别填充第一接触孔及第二接触孔，第二隔离层覆盖第一隔离层上表面及第一配线部和第二配线部显露表面且其中设有第一通孔及第二通孔，第一及第二接地层分别填充第一通孔与第二通孔。本发明专利技术通过采用较厚的金属氮化物作为结势垒层，提升了约瑟夫森结单元的临界电流密度，提高了电路的最高工作频率。作频率。作频率。

【技术实现步骤摘要】
具有NbN SNS约瑟夫森结的超导集成电路及其制作方法


[0001]本专利技术属于超导电子学领域，涉及一种具有NbN SNS约瑟夫森结的超导集成电路及其制作方法。

技术介绍

[0002]超导单磁通量子(SFQ)电路是利用约瑟夫森结内单个磁通量子的有无来表示逻辑信息，其具有高速度和低功耗的优势。超导数字集成电路是以约瑟夫森结为核心单元的多层结构，其电路频率高度依赖于约瑟夫森结的临界电流密度、特征电压、IV曲线是否回滞等因素。
[0003]目前，超导集成电路常采用具有极高临界电流密度无分流本征阻尼的Nb/Al
‑
AlOx/Nb约瑟夫森结，其工作温度较低，导致超导集成电路电路制冷功耗大，且最高工作频率是770GHz。这种SIS结在提高临界电流密度时需要降低势垒层的厚度，使得势垒层厚度由原本～3nm降低到～1nm左右甚至更薄，越来越薄的势垒层带来了约瑟夫森结的工艺重复性和稳定性的问题，导致超导集成电路中约瑟夫森结的临界电流密度与最高工作频率提升困难。
[0004]因此，急需寻找一种提高超导集成电路的工作温度及超导集成电路中约瑟夫森结单元的临界电流密度与最高工作频率的超导集成电路的约瑟夫森结单元。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种具有NbN SNS约瑟夫森结的超导集成电路及其制作方法，用于解决现有技术中SFQ电路的工作温度较低及提高SFQ电路中约瑟夫森结单元的临界电流密度与最高工作频率困难的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种具有NbN SNS约瑟夫森结的超导集成电路的制作方法，包括以下步骤：
[0007]提供一衬底，并于所述衬底上形成自下而上依次包括NbN底层膜、金属势垒层及NbN顶层膜的功能材料层；
[0008]刻蚀所述功能材料层以形成功能层，且所述功能层包括向上层叠的底电极、结势垒层及顶电极，并于所述功能层的显露表面及所述衬底的上表面形成第一隔离层；
[0009]形成贯穿所述第一隔离层的第一接触孔及第二接触孔，且所述第一接触孔的底部显露出所述顶电极，所述第二接触孔的底部显露出所述底电极；
[0010]形成覆盖所述第一隔离层及填充所述第一接触孔与所述第二接触孔的配线层，并刻蚀所述配线层以形成第一配线部及第二配线部；
[0011]形成覆盖所述第一隔离层的上表面及所述第一配线部与所述第二配线部显露表面的第二隔离层，并于所述第二隔离层中形成显露出所述第一配线部的第一通孔及显露出所述第二配线部的第二通孔；
[0012]形成覆盖所述第二隔离层的上表面及填充所述第一通孔及所述第二通孔的接地
材料层，并刻蚀所述接地材料层以形成第一接地层及第二接地层。
[0013]可选地，所述衬底的材质包括氧化镁。
[0014]可选地，形成所述功能材料层的方法包括直流反应磁控溅射，且所述金属势垒层的材质包括TiN
x
、TaN
x
及NbN
x
中的至少一种，x为N元素的原子组分，且1>x>0。
[0015]可选地，成所述功能层还包括以下步骤：
[0016]形成第一掩膜层于所述NbN顶层膜的上表面，并图案化所述第一掩膜层；
[0017]基于所述第一掩膜层刻蚀所述功能材料层以定义所述底电极，并去除所述第一掩膜层；
[0018]形成第二掩膜层于所述NbN顶层膜的上表面，并图案化所述第二掩膜层；
[0019]基于所述第二掩膜层刻蚀所述NbN顶层膜及所述金属势垒层以形成所述顶电极与所述结势垒层，同时得到所述功能层，并去除所述第二掩膜层。
[0020]可选地，所述结势垒层的直径或等效圆直径范围为1.6μm～3.0μm，所述第一接触孔的开孔直径范围为1.2μm～2.6μm，所述第二接触孔的开孔直径范围为1.2μm～2.6μm。
[0021]可选地，所述第一接地层通过所述第一通孔与所述第一配线部电连接，所述第二接地层通过所述第二通孔与所述第二配线部电连接。
[0022]本专利技术还提供了一种具有NbN SNS约瑟夫森结的超导集成电路，包括：
[0023]衬底；
[0024]功能层，位于所述衬底上表面且包括向上层叠的底电极、结势垒层及顶电极；
[0025]第一隔离层，覆盖所述功能层的显露表面及所述衬底的上表面，且所述第一隔离层中设有第一接触孔及第二接触孔；
[0026]第一配线部及第二配线部，分别填充所述第一接触孔与所述第二接触孔，且所述第一配线部与所述第二配线部位于所述第一隔离层的上表面；
[0027]第二隔离层，覆盖所述第一隔离层上表面及所述第一配线部与所述第二配线部的显露表面，且所述第二隔离层中设有第一通孔及第二通孔；
[0028]第一接地层及第二接地层，位于所述第二隔离层的上表面，且所述第一接地层填充所述第一通孔，所述第二接地层填充所述第二通孔。
[0029]可选地，所述第一接地层通过所述第一通孔与所述第一配线部电连接，所述第二接地层通过所述第二通孔与所述第二配线部电连接。
[0030]可选地，所述第一配线部及所述第二配线部的材质包括NbN，所述第一接地层及所述第二接地层的材质包括NbN，所述结势垒层的材质包括TiN
x
、TaN
x
及NbN
x
中的至少一种，其中，x为N元素的原子组分，且1>x>0。
[0031]可选地，所述超导集成电路中的所述NbN SNS约瑟夫森结无需并联旁路电阻。
[0032]如上所述，本专利技术的具有NbN SNS约瑟夫森结的超导集成电路及其制作方法采用合适材料作为所述衬底，获得质量较高的NbN SNS约瑟夫森结的所述功能材料层，进而得到质量较好的约瑟夫森结，采用直流反应磁控溅射的方法形成较厚的约瑟夫森结中的所述金属势垒层，保证了形成所述金属势垒层的可重复性，采用金属氮化物作为所述结势垒层221，提升高了约瑟夫森结单元的临界电流密度，从而提高了超到集成电路的最高频率，采用超导转变温度较高的材料作为超导集成电路中的所述底电极、所述顶电极、所述第一配线部、所述第二配线部、所述第一接地层及所述第二接地层材料，提升了电路工作温度，有
效降低制冷功耗，具有高度产业利用价值。
附图说明
[0033]图1显示为本专利技术的具有NbN SNS约瑟夫森结的超导集成电路的制作方法的流程图。
[0034]图2显示为本专利技术的具有NbN SNS约瑟夫森结的超导集成电路的制作方法的提供衬底的剖面结构示意图。
[0035]图3显示为本专利技术的具有NbN SNS约瑟夫森结的超导集成电路的制作方法的形成功能材料层后的剖面结构示意图。
[0036]图4显示为本专利技术的具有NbN SNS约瑟夫森结的超导集成电路的制作方法的形成底电极后的剖面结构示意图。
[0037]图5显示为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有NbN SNS约瑟夫森结的超导集成电路的制作方法，其特征在于，包括以下步骤：提供一衬底，并于所述衬底上形成自下而上依次包括NbN底层膜、金属势垒层及NbN顶层膜的功能材料层；刻蚀所述功能材料层以形成功能层，且所述功能层包括向上层叠的底电极、结势垒层及顶电极，并于所述功能层的显露表面及所述衬底的上表面形成第一隔离层；形成贯穿所述第一隔离层的第一接触孔及第二接触孔，且所述第一接触孔的底部显露出所述顶电极，所述第二接触孔的底部显露出所述底电极；形成覆盖所述第一隔离层及填充所述第一接触孔与所述第二接触孔的配线层，并刻蚀所述配线层以形成第一配线部及第二配线部；形成覆盖所述第一隔离层的上表面及所述第一配线部与所述第二配线部显露表面的第二隔离层，并于所述第二隔离层中形成显露出所述第一配线部的第一通孔及显露出所述第二配线部的第二通孔；形成覆盖所述第二隔离层的上表面及填充所述第一通孔及所述第二通孔的接地材料层，并刻蚀所述接地材料层以形成第一接地层及第二接地层。2.根据权利要求1所述的具有NbN SNS约瑟夫森结的超导集成电路的制作方法，其特征在于：所述衬底的材质包括氧化镁。3.根据权利要求1所述的具有NbN SNS约瑟夫森结的超导集成电路的制作方法，其特征在于：形成所述功能材料层的方法包括直流反应磁控溅射，且所述金属势垒层的材质包括TiN
x
、TaN
x
及NbN
x
中的至少一种，x为N元素的原子组分，且1>x>0。4.根据权利要求1所述的具有NbN SNS约瑟夫森结的超导集成电路的制作方法，其特征在于，形成所述功能层还包括以下步骤：形成第一掩膜层于所述NbN顶层膜的上表面，并图案化所述第一掩膜层；基于所述第一掩膜层刻蚀所述功能材料层以定义所述底电极，并去除所述第一掩膜层；形成第二掩膜层于所述NbN顶层膜的上表面，并图案化所述第二掩膜层；基于所述第二掩膜层刻蚀所述NbN顶层膜及所述金属势垒层以形成所述顶电极与所述结势垒层，同时得到所述功能层，并去除所述第二掩膜层。5.根据权利要求...

【专利技术属性】
技术研发人员：张露，陈垒，王镇，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：