堆叠式半导体封装结构及其制法制造技术

本发明专利技术为一种堆叠式半导体封装结构及其制法，其中该堆叠式半导体封装结构包含一基板、一第一芯片、至少一支撑垫片、一第二芯片以及一封胶体；该第一芯片以及该第二芯片交错堆叠并设置于该基板上；该至少一支撑垫片设置于该基板上，以支撑该第二芯片；该封胶体形成于该基板上，并包覆上述元件，其中该封胶体的材质与该至少一支撑垫片的材质相同；因此，本发明专利技术的堆叠式半导体封装结构借由该至少一支撑垫片材质与该封胶体材质相同的特性，加强该支撑垫片与该封胶体之间的接合力，避免于后续的可靠度测试中产生脱层现象，提升产品可靠度。提升产品可靠度。提升产品可靠度。

【技术实现步骤摘要】
堆叠式半导体封装结构及其制法


[0001]本专利技术关于一种堆叠式半导体封装结构，尤指一种具有支撑垫片的堆叠式半导体封装结构及其制法。

技术介绍

[0002]在半导体封装技术中，一种堆叠式半导体封装结构被提出来达到缩小封装体积、降低功耗、提升可靠度以及安全性等多种功效。
[0003]请参阅图5所示，为现有技术的堆叠式半导体封装结构60，其包含有一基板61、一第一芯片62、一第二芯片63、一硅凸块64以及一封胶体65；其中该第一芯片62以及该硅凸块64设置于该基板61上；该第二芯片63堆叠于该第一芯片62上，但为不覆盖该第一芯片62的接点621，故该第二芯片63的一侧边630凸出该第一芯片62相对应的侧边620，使该第一芯片62的接点621外露；又为加强该第二芯片63设置在该第一芯片62的稳定性，其凸出的侧边630堆叠于该硅凸块64上；该封胶体65形成于该基板61上，并包覆该第一芯片62、该第二芯片63以及该硅凸块64。
[0004]上述的堆叠式半导体封装结构60经可靠度测试(reliability test)后发现，该硅凸块64与该封胶体65之间产生了脱层现象，导致产品失效，究其原因为该硅凸块64与该封胶体65之间接合力较弱，使产品的可靠度降低；因此，有必要进一步改良现有技术的堆叠式半导体封装结构60。

技术实现思路

[0005]有鉴于上述堆叠式半导体封装结构的缺陷，本专利技术的主要目的为提供一种堆叠式半导体封装结构及其制法，以解决因为脱层现象导致的可靠度下降以及产品失效等问题。/>[0006]欲达上述专利技术的目的所使用的主要技术手段为令该堆叠式半导体封装结构包含：
[0007]一基板；
[0008]一第一芯片，设置于该基板上；
[0009]至少一支撑垫片，设置于该基板上，并位在该第一芯片的至少一侧边，以与该第一芯片的该至少一侧边保持一间隔；
[0010]一第二芯片，设置于该第一芯片及该至少一支撑垫片上；以及
[0011]一封胶体，形成于该基板上，并包覆该第一芯片、该至少一支撑垫片及该第二芯片，且填充该第一芯片与该至少一支撑垫片之间的间隔；其中该封胶体的材质与该至少一支撑垫片的材质相同。
[0012]本专利技术的优点在于，借由该至少一支撑垫片支撑堆叠在该第一芯片上方的该第二芯片，加强该堆叠结构的稳固性，同时利用该至少一支撑垫片材质与该封胶体材质相同的特性，加强该支撑垫片与该封胶体之间的接合力，避免于可靠度测试时产生脱层现象，提升产品可靠度。
[0013]欲达上述专利技术目的所使用的主要技术手段为令该堆叠式半导体封装结构的制法
包含：a.提供一基板、一第一芯片及至少一支撑垫片；b.将该第一芯片以及该至少一支撑垫片以粘胶固定于该基板上且彼此保持一间隔；c.将一第二芯片以粘胶固定于该第一芯片上及该至少一支撑垫片上；d.将该第一芯片与该第二芯片与该基板形成电连接；以及e.于该基板上形成一封胶体，以包覆该第一芯片、该至少一支撑垫片、该第二芯片，并填充该第一芯片与该至少一支撑垫片之间的间隔；其中该封胶体的材质与该至少一支撑垫片的材质相同。
[0014]本专利技术的优点在于，预先准备至少一支撑垫片，并借由该至少一支撑垫片材质与该封胶体材质相同的特性，加强该至少一支撑垫片与该封胶体之间的接合力，以及该至少一支撑垫片与该第二芯片的粘胶之间的接合力，避免于后续的可靠度测试中产生脱层现象，提升产品可靠度。
[0015]以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。
附图说明
[0016]图1A为本专利技术的堆叠式半导体封装结构的第一实施例的立体图。
[0017]图1B为本专利技术的堆叠式半导体封装结构的第一实施例的剖面图。
[0018]图1C为本专利技术的堆叠式半导体封装结构的第一实施例的俯视平面图。
[0019]图2A为本专利技术的堆叠式半导体封装结构的第二实施例的剖面图。
[0020]图2B为本专利技术的堆叠式半导体封装结构的第二实施例的俯视平面图。
[0021]图3A至图3D为本专利技术的堆叠式半导体封装结构的制法中不同步骤的剖面图。
[0022]图4A至图4G为本专利技术的支撑垫片的制法中不同流程步骤的立体图。
[0023]图5为现有技术的堆叠式半导体封装结构的剖面图。
[0024]其中，附图标记：
[0025]1a、1b:堆叠式半导体封装结构
[0026]10:基板
[0027]11:第一接垫
[0028]12:外接垫
[0029]13:锡球
[0030]20:第一芯片
[0031]21:第一粘胶层
[0032]22:侧边
[0033]23:第一芯片接垫
[0034]24:第一导线
[0035]25:短边
[0036]30:支撑垫片
[0037]300、300
’
:胶体
[0038]31:第二粘胶层
[0039]310:粘胶层
[0040]311:脱膜层
[0041]32:载板
[0042]33:顶针
[0043]34:真空吸嘴
[0044]40:第二芯片
[0045]41:短边
[0046]42:第三粘胶层
[0047]43:第二芯片接垫
[0048]44:第二导线
[0049]45:短边
[0050]50:封胶体
[0051]60:堆叠式半导体封装结构
[0052]61:基板
[0053]62:第一芯片
[0054]620:侧边
[0055]621:接点
[0056]63:第二芯片
[0057]630:侧边
[0058]631:接点
[0059]64:硅凸块
[0060]65:封胶体
[0061]d1:间隔
具体实施方式
[0062]本专利技术针对堆叠式半导体封装结构及其制法进行改良，以下谨以多个实施例配合附图详细说明本专利技术的技术。
[0063]首先请参阅图1A、图1B及图1C所示，为本专利技术堆叠式半导体封装结构1a的第一实施例，该堆叠式半导体封装结构1a包含有一基板10、一第一芯片20、两个支撑垫片30、一第二芯片40以及一封胶体50，于本实施例中，该第一芯片20与该第二芯片40交叉堆叠于该基板10上方。
[0064]上述基板10于表面形成多个第一接垫11，于底面形成多个外接垫12，该些外接垫12与对应的该些第一接垫11形成电连接，并进一步于该些外接垫12分别形成有多个锡球13或金属凸块。于本实施例中，该些第一接垫11分别位在该基板10的表面上的四周边。
[0065]上述第一芯片20由一第一粘胶层21固定于该基板10上，并进一步于表面形成多个第一芯片接垫23，该些第一芯片接垫23经由多个第一导线24分别电连接至该基板10上对应的该些第一接垫11本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种堆叠式半导体封装结构，其特征在于，包括：一基板；一第一芯片，设置于该基板上；至少一支撑垫片，设置于该基板上，并位在该第一芯片的至少一侧边，以与该第一芯片的该至少一侧边保持一间隔；一第二芯片，设置于该第一芯片及该至少一支撑垫片上；以及一封胶体，形成于该基板上，并包覆该第一芯片、该至少一支撑垫片及该第二芯片，且填充该第一芯片与该至少一支撑垫片之间的间隔；其中该封胶体的材质与该至少一支撑垫片的材质相同。2.如权利要求1所述的堆叠式半导体封装结构，其特征在于：该第一芯片由一第一粘胶层固定于该基板上；该至少一支撑垫片由一第二粘胶层固定于该基板上；以及该第二芯片由一第三粘胶层固定于该第一芯片以及该至少一支撑垫片上。3.如权利要求1所述的堆叠式半导体封装结构，其特征在于，该至少一支撑垫片的长度与设置于该至少一支撑垫片上的该第二芯片的部分的宽度相同。4.如权利要求1所述的堆叠式半导体封装结构，其特征在于，该至少一支撑垫片的厚度与该第一芯片的厚度相同。5.如权利要求1至4中任一项所述的堆叠式半导体封装结构，其特征在于，该基板上设置有两个支撑垫片，该两个支撑垫片分别位在该第一芯片的两个相对侧边，以与该第一芯片的两个相对侧边分别保持一间隔；其中该第二芯片设置在该第一芯片及该两个支撑垫片上。6.一种堆叠式半导体封装结构的制法，其特征在于，包括以下步骤：a.提供一基板、一第一芯片及至少一支撑垫片；b.将该第一芯片以及该至少一支撑垫...

【专利技术属性】
技术研发人员：龚盈瑝，林佳鸿，姚富渊，刘俊吾，
申请(专利权)人：力成科技股份有限公司，
类型：发明
国别省市：