半导体结构制造技术

本实用新型专利技术公开了一种半导体结构。半导体结构包括半导体基板及宏单元，该宏单元包括时钟输入端、第一及第二D型正反器标准单元。时钟输入端接收时钟信号。第一D型正反器标准单元具有耦接于时钟输入端的时钟信号端、数据输入端及数据输出端。第二D型正反器标准单元具有耦接于时钟输入端的时钟信号端、数据输入端及数据输出端。第一及第二D型正反器标准单元的版图形状都是具有两长边及两短边的矩形。第一及第二D型正反器标准单元是以第一D型正反器标准单元的长边与第二D型正反器标准单元的长边相邻设置。边相邻设置。边相邻设置。

【技术实现步骤摘要】
半导体结构


[0001]本技术是有关于一种半导体结构，特别是一种具有平衡的时钟走线的半导体结构。

技术介绍

[0002]在数字系统中，时钟(clock)信号是用以使各电路能够同步工作的参考信号。举例来说，数字系统中的中央处理单元(CPU)、绘图处理单元(GPU)及动态随机存储器(DRAM)控制器都需要参考相同的时钟信号以维持同步操作。然而，时钟信号在传输的过程中，可能会因为线路的阻抗及组件的寄生电容而产生延迟。在此情况下，若传输路径的长度及/或条件不同，就可能导致各电路实际接收到的时钟信号不完全同步。
[0003]现今的数字系统常利用时钟树(clock tree)将时钟接口所接收到的外部时钟信号传输至系统中的各个电路。一般来说，时钟树是在自动布局布线(Automatic Placement and Routing，APR)阶段进行配置，而在此阶段中，也将依据系统的需求决定各电路的摆放位置，使得各电路接收时钟信号的路径较为平衡。然而，各个电路在接收到时钟信号之后，仍须将时钟信号传输至内部的对应组件，此时，如何适当地设置电路中的组件及线路，以使各组件能接收到同步的时钟信号，仍为有待解决的问题。

技术实现思路

[0004]本技术的目的之一在于公开一种具有平衡时钟走线的半导体结构来解决上述问题。
[0005]本技术的一实施例提供一种半导体结构。半导体结构包括半导体基板(substrate)及宏单元(macro cell)，该宏单元设置于该半导体基板上且该宏单元包括第一时钟输入端、第一D型正反器(D flip
‑
flop)标准单元(standard cell)及第二D型正反器标准单元。该第一时钟输入端用以接收第一时钟信号。该第一D型正反器标准单元具有第一时钟信号端、数据输入端及数据输出端，该第一D型正反器标准单元的该第一时钟信号端耦接于该第一时钟输入端。该第二D型正反器标准单元具有第一时钟信号端、数据输入端及数据输出端，及该第二D型正反器标准单元的该第一时钟信号端耦接于该第一时钟输入端。该第一D型正反器标准单元及该第二D型正反器标准单元的版图形状都是具有两长边及两短边的矩形。该第一D型正反器标准单元及该第二D型正反器标准单元是以该第一D型正反器标准单元的第一长边与该第二D型正反器标准单元的第一长边相邻设置。
[0006]本技术的半导体结构通过适当排列内部单元，因此可以缩短时钟信号的走线，并使时钟信号的走线较为平衡。
附图说明
[0007]图1是同步器电路的示意图。
[0008]图2是半导体结构的示意图。
[0009]图3是本技术一实施例的半导体结构示意图。
[0010]图4是本技术另一实施例的半导体结构示意图。
具体实施方式
[0011]以下公开内容提供用于实施本技术的不同特征的许多不同实施例或实例。下文描述组件及配置的特定实例以简化本技术。当然，此等仅为实例且不旨在限制。举例而言，在下列描述中，第一构件形成于第二构件上方或第一构件形成于第二构件之上，可包括该第一构件及该第二构件直接接触的实施例，且也可包括额外构件形成在该第一构件与该第二构件之间的实施例，使得该第一构件及该第二构件可不直接接触的实施例。另外，本技术可在各种实例中重复组件符号及/或字母。此重复出于简化及清楚的目的，且本身不代表所论述的各项实施例及/或组态之间的关系。
[0012]此外，为便于描述，可在本技术中使用诸如“在
…
下面”、“在
…
下方”、“下”、“在
…
上方”、“上”及类似者的空间相对术语来描述一个组件或构件与另一(些)组件或构件的关系，如图中绘示。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。该装置可以有其他定向(旋转90度或按其他定向)，同样可以相应地用来解释本文中使用的空间相对描述词。
[0013]尽管阐述本技术的数值范围及参数为近似值，但申请人已尽可能精确地在具体实例中阐述数值。然而，任何数值必然含有源自各自测试环境下的误差。如本技术中使用，术语“约”通常意谓在一给定值或范围的10％、5％、1％或0.5％内。术语“约”也可以意谓一般技术者所认知的平均值内的可接受标准误差。除了在操作/工作实例中之外，或除非另外明确指定，否则在全部例项中所记载的数值范围、量、值及百分比(诸如针对材料数量、持续时间、温度、操作条件、量的比率及本技术中公开的其类似者的数值范围、量、值及百分比)，应理解为均由术语“约”所修饰。因此，除非相反地指示，否则本技术及随附权利要求书中阐述的数值参数可依据实际状况变动的近似值，且各数值参数可能经一般舍入方式处理。本技术中可将范围表达为自一个数值端点至另一数值端点或在两个数值端点之间。除非另外指定，否则本技术中公开的全部范围都包括数值端点。
[0014]图1是同步器电路100的示意图。同步器电路100包括D型正反器1101至110N、时钟输入端120、数据输入端130及数据输出端140，其中N为大于1的整数。如图1所示，时钟输入端120可接收时钟信号SIG
CLK
，并可耦接到D型正反器1101至110N的时钟信号端CLK1至CLKN。此外，在本实施例中，数据输入端130可接收数据信号SIG
DATA
，且同步器电路100可利用多个串接的D型正反器1101至110N来使数据信号SIG
DATA
趋于稳定并与时钟信号SIG
CLK
同步，并通过数据输出端140将数据信号SIG
DATA
输出，通过使数据信号SIG
DATA
趋于稳定并与时钟信号SIG
CLK
同步，同步器电路100可以延长平均故障间隔的时间(Mean Time Between Failures，MTBF)，从而增加系统的稳定性。
[0015]如图1所示，D型正反器1101的数据输入端D1可耦接至同步器电路100的数据输入端130，D型正反器1102的数据输入端D2可耦接至D型正反器1101的数据输出端Q1，依此类推，D型正反器110N的数据输入端DN可耦接至D型正反器110(N
‑
1)的数据输出端Q(N
‑
1)，而D型正反器110N的数据输出端QN可耦接至同步器电路100的数据输出端140。在有些实施例中，N可为2，此时D型正反器1102的数据输出端Q2可直接耦接至同步器电路100的数据输出
端140。
[0016]一般来说，当N的数值越大，也就是当同步器电路100中串接了越多的D型正反器时，同步器电路100也能将平均故障间隔的时间拉得更长。然而，在标准组件库中，D型正反器标准单元的版图形状通常是具有两个长边及两个短边的矩型。图2是用以实作同步器电路100的半导体结构S1示意图，半导体结构S1设置于半导体基板(未绘示于图中)上，而同步器电路100中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：半导体基板；以及宏单元，设置于该半导体基板上，该宏单元包括：第一时钟输入端，用以接收第一时钟信号；第一D型正反器标准单元，具有第一时钟信号端、数据输入端及数据输出端，该第一D型正反器标准单元的该第一时钟信号端耦接于该第一时钟输入端；及第二D型正反器标准单元，具有第一时钟信号端、数据输入端及数据输出端，及该第二D型正反器标准单元的该第一时钟信号端耦接于该第一时钟输入端；其中：该第一D型正反器标准单元及该第二D型正反器标准单元的版图外形都是具有两长边及两短边的矩形；及该第一D型正反器标准单元及该第二D型正反器标准单元是以该第一D型正反器标准单元的第一长边与该第二D型正反器标准单元的第一长边相邻设置。2.根据权利要求1所述的半导体结构，其中，还包括：第一时钟主导线，耦接于该第一时钟输入端，且与该第一D型正反器标准单元的短边及该第二D型正反器标准单元的短边平行；第一时钟分支导线，耦接于该第一时钟主导线及该第一D型正反器标准单元的该第一时钟信号端，且与该第一时钟主导线垂直；及第二时钟分支导线，耦接于该第一时钟主导线及该第二D型正反器标准单元的该第一时钟信号端，且与该第一时钟主导线垂直。3.根据权利要求2所述的半导体结构，其中该第一时钟主导线设置在该第一D型正反器标准单元及该第二D型正反器标准单元之上的导电层。4.根据权利要求2所述的半导体结构，还包括：第三D型正反器标准单元，具有第一时钟信号端、数据输入端及数据输出端，该第三D型正反器标准单元的该第一时钟信号端耦接于该第一时钟输入端，及该第三D型正反器标准单元的该数据输入端耦接于该第二D型正反器标准单元的该数据输出端；及第三时钟分支导线，耦接于该第一时钟主导线及该第三D型正反器标准单元的该第一时钟信号端，且与该第一时钟主导线垂直；其中：该第二D型正反器标准单元的该数据输入端耦接于该第一D型正反器标准单元的该数据输出端；该第三D型正反器标准单元的版图形状为具有两长边及两短边的矩形；及该第二D型正反器标准单元及该第三D型正反器标准单元是以该第二D型正反器标准单元的第二长边与该第三D型正反器标准单元的第一长边相邻设置。5.根据权利要求1所述的半导体结构，其中：以该第一D型正反器标准单元的该第一长边及该第二D型正反器标准单元的该第一长边之间的中线为对称轴，该第一D型正反器标准单元及该第二D型正反器标准单元具有镜射的对称布局。6.根据权利要求1所述的半导体结构，还包括：
第二时钟输入端，用以接收与该第一时钟信号互补的第二时钟信号；其中：该第一D型正反器标准单元还包括第二时钟信号端，耦接于该第二时钟输入端；及该第二D型正反器标准单元还包括第二时钟信号端，耦接于该第二时钟输入端。7.根据权利要求6所述的半导体结构，其中，还包括：第二时钟主导线，耦接于该第二时钟输入端，且与该第一D型正反器标准单元的短边及该第二D型正反器标准单元的短边平行；第四时钟分支导线，耦接于该第二时钟主导线及该第一D型正反器标准单元的该第二时钟信号端，且与该第二时钟主导线垂直；及第五时钟分支导线，耦接于该第二时钟主导线及该第二D型正反器标准单元的该第二时钟信号端，且与该第二时钟主导线垂直。8.根据权利要求1所述的半导体结构，其中，还包括：电源主导线，用以接收电源电压，与该第一D型正反器标准单元的该第一长边及该第二D型正反器标准单元的该第一长边邻近且...

【专利技术属性】
技术研发人员：林家弘，陈信助，邱志杰，
申请(专利权)人：英属维京群岛商烁星有限公司，
类型：新型
国别省市：