用于存储器装置断电的系统及方法制造方法及图纸

提供用于存储器装置断电的系统及方法。所述存储器装置包含经配置以将数据存储于一或多个存储器单元中的存储器存储体。所述存储器装置进一步包含：感测放大器及相关联电路系统，其经配置以检测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；及一或多个开关，其经由所述感测放大器及相关联电路系统触发以基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为所述存储器存储体提供断电序列。体提供断电序列。体提供断电序列。

【技术实现步骤摘要】
用于存储器装置断电的系统及方法


[0001]本公开涉及存储器装置，且更明确来说，涉及用于使存储器装置断电的系统及方法。

技术介绍

[0002]例如动态随机存取存储器(DRAM)的特定读取/写入存储器装置包含具有存储信息的存储器单元的阵列。举例来说，例如同步动态RAM(SDRAM)装置的特定DRAM装置可具有具包含于存储器阵列中的许多可寻址存储器元件或单元的多个存储器存储体。类似地，例如随机存取存储器(RAM)、非易失性存储器及类似物的永久性存储器装置可包含适于存储数据的存储器元件或单元。在使用中，存储器装置可以高速接收数据输入信号，例如每秒1千兆位或更多的速度，及基于数据输入信号将数据存储于存储器单元中。接着，存储器单元可由外部系统存取且可用于例如通过提供存储器单元中的一或多者的地址来检索其中存储的数据。改进使存储器装置断电将是有益的。
[0003]本公开的实施例可针对上文陈述的问题中的一或多者。

技术实现思路

[0004]本申请案的一方面涉及一种存储器装置，其包括：存储器存储体，其经配置以将数据存储于一或多个存储器单元中；感测放大器及相关联电路系统，其经配置以检测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；及一或多个开关，其经由所述感测放大器及相关联电路系统触发，所述一或多个开关经配置以基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为所述存储器存储体提供断电序列。
[0005]本申请案的另一方面涉及一种使存储器装置断电的方法，其包括：经由包含于所述存储器装置中的感测电路，感测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；及经由经由所述感测电路触发的断电致动电路，基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为所述存储器存储体提供断电序列。
[0006]本申请案的又一方面涉及一种存储器装置，其包括：存储器断电系统，其包括经配置以进行以下操作的电路系统：感测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；及基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为存储器存储体提供断电序列。
附图说明
[0007]一旦阅读了以下详细描述且一旦参考了图式，就可更佳地理解本公开的各个方面，其中：
[0008]图1是说明根据实施例的可包含存储器阵列及单元断电系统的存储器装置的组织的框图；
[0009]图2是根据实施例的图1的断电系统的框图；
SDRAM的各个特征允许相较于前几代DDR SDRAM有所减小的功耗、更大的带宽及更大的存储容量。
[0022]存储器装置10可包含数个存储器存储体12。例如，存储器存储体12可为DDR5SDRAM存储器存储体。存储器存储体12可经提供于经布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如SDRAM芯片)上。如应了解，每一DIMM可包含数个SDRAM存储器芯片(例如x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有数个存储器存储体12的单个存储器芯片(例如SDRAM芯片)的一部分。针对DDR5，存储器存储体12可进一步经布置以形成存储体群组。例如，针对8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的16个存储器存储体12，每一存储体群组包含2个存储器存储体。例如，针对16Gb DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储器存储体12，每一存储体群组包含4个存储器存储体。可取决于整体系统的应用及设计利用存储器装置10上的存储器存储体12的各种其它配置、组织及大小。
[0023]存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以从例如处理器或控制器的外部装置(未展示)提供数个信号(例如信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进将写入到存储器装置10或从存储器装置10读取的数据的传输及接收。
[0024]如应了解，命令接口14可包含数个电路，例如时钟输入电路18及命令地址输入电路20，例如以确保信号15的适当处理。命令接口14可从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真实时钟信号(Clk_t)及互补时钟信号(Clk_c)。DDR的正时钟边缘是指其中上升的真实时钟信号Clk_t与下降的互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降的真实时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。通常在时钟信号的正边缘上输入命令(例如，读取命令、写入命令(WrCmd)等)且在正及负时钟边缘两者上传输或接收数据。
[0025]时钟输入电路18接收真实时钟信号(Clk_t)及互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK经供应到内部时钟产生器，例如延迟锁相环路(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK产生相位可控内部时钟信号LCLK。相位可控内部时钟信号LCLK经供应到(例如)I/O接口16，且用作用于确定读取数据的输出时序的时序信号。
[0026]内部时钟信号CLK还可经提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可经过总线36将命令信号提供到DLL电路30以协调相位可控内部时钟信号LCLK的产生。例如，相位可控内部时钟信号LCLK可用于时控通过IO接口16的数据。
[0027]此外，命令解码器32可对例如读取命令、写入命令、模式寄存器设置命令、激活命令等的命令进行解码，且经由总线路径40提供对对应于所述命令的特定存储器存储体12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储器存储体12的存取。在一个实施例中，每一存储器存储体12包含存储体控制块22，其提供必要解码(例如，行解码器及列解码器)，还包含其它特征，例如时序控制及数据控制，以促进到及来自存储器存储体12的命令的执行。
[0028]存储器装置10基于从例如处理器的外部装置接收的命令/地址信号来执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线可为14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t及Clk_c)来将命令/地址信号时控到命令接口14。命令接口14可包含命令地址输入电路20，所述命令地址输入电路20经配置以接收及传输命令以例如通过命令解码器32提供对存储器存储体12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储体12的存取用命令编码于CA<13:0&本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置，其包括：存储器存储体，其经配置以将数据存储于一或多个存储器单元中；感测放大器及相关联电路系统，其经配置以检测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；及一或多个开关，其经由所述感测放大器及相关联电路系统触发，所述一或多个开关经配置以基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为所述存储器存储体提供断电序列。2.根据权利要求1所述的存储器装置，其中所述第一外部电压包括用作金属氧化物半导体MOS装置上的初级电压的VDD2或VDD电压。3.根据权利要求2所述的存储器装置，其中所述第二外部电压包括具有比VDD2或VDD更高的电压且用作MOS装置上的另一初级电压的VDD1或VPP电压。4.根据权利要求3所述的存储器装置，其中VDD2或VDD经由规格指定以在所述存储器装置断电期间在VDD1或VPP之前的时间斜降。5.根据权利要求1所述的存储器装置，其中所述断电序列包括通过使用所述第二外部电压使所述存储器存储体的内部电压斜降。6.根据权利要求5所述的存储器装置，其中所述断电序列包括在使所述内部电压斜降之前使用所述第二外部电压对所述存储器存储体预充电。7.根据权利要求1所述的存储器装置，其中所述一或多个开关包括箝位器、电平移位器、电压控制件、状态机、保护逻辑或其组合。8.根据权利要求7所述的存储器装置，其中所述箝位器包括单个晶体管，所述单个晶体管经配置以限制或以其它方式箝位连接到所述单个晶体管的源极的电压，且其中所述单个晶体管的漏极经电耦合以递送由所述存储器存储体使用的一或多个内部电压。9.根据权利要求8所述的存储器装置，其中所述电平移位器包括上电平移位器，所述上电平移位器经配置以提供所述第二外部电压作为输出。10.一种使存储器装置断电的方法，其包括：经由包含于所述存储器装置中的感测电路，感测表示在所述存储器装置断电期间斜降的第一外部电压的...

【专利技术属性】
技术研发人员：铃木尊雅，松原靖，J，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：