静电放电保护电路制造技术

保护集成电路（ＩＣ）以抗静电放电（ＥＳＤ）的装置，包括： 第一二极管，其阳极与所说ＩＣ的焊盘连接，其阴极与第一电源电压连接； 第二二极管，其阳极与第二电源电压连接，其阴极与所述焊盘连接； 连接在所述焊盘和所述ＩＣ的输入节点之间的电阻； 第三二极管，其阳极与所述输入节点连接，其阴极与所述第一电源电压连接； 第四二极管，其阳极与所述第二电源电压连接，其阴极与所述输入节点连接； 可控硅整流器（ＳＣＲ），其阳极与所述第一电源电压连接，其阴极与所述第二电源电压连接，所述ＳＣＲ在其电流－电压特性中呈现在ＥＳＤ过程期间在预定电压下被触发的快反向，当所述预定电压被超过时，所述ＳＣＲ在所述第一和所述第二电源电压之间提供低电阻通路，由此保护所述ＩＣ的内部结免于破坏性的反向击穿。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】
专利技术的领域本专利技术涉及静电放电保护电路领域。本专利技术尤其涉及用于保护集成电路中的输入和输出部件的静电放电装置。专利技术的背景多年来已知由于静电荷的积累会在集成电路(IC)中产生非常高的电压(例如10000伏或10000伏以上)。静电放电(ESD)是指由于静电荷的积累在集成电路的输入和输出节点处产生高能放电电流的现象。由于静电放电可能使整个集成电路不能够工作或毁坏整个集成电路，所以对半导体器件而言它是一个严重的问题。因为ESD过程经常在输入或输出晶体管的结构的两端出现，所以电路设计人员致力于开发这些敏感电路元件的合适的保护装置。在理论上，ESD保护装置应当能够以非破坏性的方式使IC任何两引线两端的非常高的电位放电。已有技术广泛地依赖于通常称为“快反向”(Snapback)的现象来提供ESD保护。这一方案的困难在于结击穿和双极快反向现象变化非常大，并且还具有正的导电温度系数。这导致了使器件固有不耐用和使器件易于发生局部结损坏的强局部电流传导。因为该局部电流传导，器件的可定标性也是一个问题。此外，在这些技术中增大器件尺寸不会必然地改善ESD的性能。实际上，如果正在经历快反向的器件能够承受高能级，不出现不可复原的损坏的话，快反向现象是有潜在价值的ESD保护手段。快反向现象是指按照电压箝位的方式利用结击穿来控制电流和电压的状态。快反向器件被设计成能使电压足够低，以便保护敏感的栅极电介质。例如，在先前的技术中通过在扩散层内分配电阻来使n沟道器件免于不可复原的损坏。换句话说，使金属至漏极扩散接触点与栅极边缘隔开若干微米，则漏极就在快反向电路内引入了显著的电阻。这一分布扩散电阻给电流集聚提供了负反馈，因此提高了电流传导的均匀性并将ESD性能提高到更加可接受的程度。这一方案的困难在于许多先进的半导体工艺现在采用包覆钛或钛合金(例如钛硅化物)的扩散。对诸如钛这样的金属熔结到扩散区具有将分布电阻减小至少一个数量级的作用。最终的结果是快反向过程对于ESD保护不再有效。设计ESD电路的另一个困难是必须得到符合所需性能的要求。例如，测量ESD坚固性的主要工业标准之一-MIL-STD-883C方法3015.7备注8(MIL-STD-883C method 3015.7 Notice 8)-要求对于所有可能的引线和电源组合产生ESD“放电脉冲”(Zapping)。在过去，ESD保护电路难于在保持适当的抗噪声度的同时满足这些严格的军工标准性能要求。因此，需要的是能够满足对于产品设计性能日益增长的需求的坚固的静电保护电路。如将要看到的，本专利技术提供了超过工艺性能目标、同时保持抗噪声度余量的ESD保护电路。此外，本专利技术提供了可在各种各样的半导体工艺中采用的固有均匀的电流传导处理-包括采用包覆钛或钛合金的扩散的处理。专利技术的概要本专利技术涉及使集成电路(IC)免于静电放电(ESD)的装置。可以对于各种不同的电路保护要求实施本专利技术的基本设计。例如，在一个实施例中，本专利技术可用于仅使输入缓冲器免于ESD过程。在另一实施例中，可以对集成电路的输出缓冲器进行保护，在再一个实施例中，本专利技术的ESD保护电路可用来保护能够接收输入并能够提供作为外部信号的输出的集成电路的引线端。在每一种情形中，作为一关键特征，本专利技术包括最好连接在集成电路内部电源电压两端的自触发可控硅整流器。例如，专利技术的SCR的阳极与第一电源电压连接。阴极与第二内部电源电压连接。SCR在其电流-电压特性中呈现快反向，该快反向在SED过程期间在稳定电压下被触发。当高电压聚集在片状电容器两端时，SCR的预定电压在低到足以使IC的内部结免于破坏性的反向击穿的电位下被触发。在其被触发的时刻，SCR在第一和第二电源电压之间提供了低电阻通路。在一个实施例中，SCR包括pnpn半导体结构，该结构包括在P衬底上的n阱。第一n+区域和P型区域都布置在n阱中。该n+和P型区域之间留有间隔，对它们进行电连接以便构成SCR的阳极。还包括有第二N+区域。参看随后的详细描述和附图将对本专利技术有更深入的理解。但不应当用附图来将专利技术限制为所示的特定实施例，而只应当用于说明和理解的目的。例如，不应当把附图所示的相对层厚度认作代表实际的厚度。附图说明图1说明MIL-STD 883C，方法3015.7，备注8的静电放电测试电路。图2是本专利技术的静电放电保护电路的电路示意图。图3是本专利技术的为专门的只用于输入的引线端提供ESD保护的另一实施例的电路示意图。图4表示在相对于Vss的正的静电放电期间穿过本专利技术的电路的电流通路。图5表示在相对于外部的Vss的负的静电放电期间穿过本专利技术的电路的电流通路。图6表示用于单独的内部电源的专门的ESD保护电路。图7是在本专利技术的一实施例中被采用的N阱晶体管的剖视图。图8是在本专利技术的ESD保护电路中被采用的自触发可控硅整流器的剖视图。图9是图8所示自触发可控硅整流器的电路示意图。图10是表示在本专利技术的一实施例中被采用的二极管电源箝位电路的剖视图的概念性的说明。详细描述现在描述用于MOS、CMOS、双极和BiCMOS集成电路的坚固的静电放电(ESD)保护电路。在以下的描述中，为了彻底理解本专利技术，给出了许多特定的细节，例如电路结构、导电类型、电流和电压等。但是，对本领域普通技术人员显而易见的是，为了实施本专利技术，可以不需要这些特定的细节。在其它情况下，为了避免不必要地使本专利技术模糊不清，就设有特别详细地描述众所周知的电路元件和结构。图1表示被用于满足MIL-STD-883C方法3015.7备注8的“人体模型(HBM)脉冲测试。根据这一测试，器件12通过包括电阻R1、R2、开关S1和电容器C1的网络与高压稳压电源11连接。放电脉冲由电容器C1产生，它具有100微微法的电容量，通过电阻R1被充电至几千伏。电阻R1具有在1和10兆欧之间的值。在进行测试时，首先通过电阻R1充分地充电电容器C1；然后切换继电器S1以便通过电阻R2将电容器C1与器件12连接。电容器C1上的电位然后通过电阻R2(1.5兆欧)向被测试引线放电。MIL-STD要求对于所有可能的放电组合提供三次正放电脉冲和三次负放电脉冲。这些组合如下1.相对于每一单独的电源的全部信号引线接地。2.彼此之间相对的全部电源引线接地，每一电源引线接单独的电源。3.相对于所有其它信号引线的全部信号引线接地。现在参看图2，该图表示本专利技术的ESD保护电路的电路示意图。在最一般的情况下，图2的电路采用单独的VCC和Vss电源，被用来在输入/输出(I/O)缓冲器处提供ESD保护。单独的电源被表示为VCCP和Vssp-与内部电路相反，表示外部电源。应当懂得最好在构成待保护的集成电路的同一硅衬底上形成图2的电路。因此，作为通常的集成电路制造工艺的一部分，很容易制造专利技术的ESD保护电路。现在更详细地描述保护一般的I/O引线所使用的关键电路元件。这些元件包括分立元件和寄生结构的组合。关于图2的ESD保护电路首先要指出的是它采用了单独的电源。例如，外部电源Vccp和Vssp分别与节点44和45连接，而内部电源Vcc和Vss与各自的节点33和34连接。每一个外部电源通过二极管箝位电路与其相应的内部电源连接。例如，二极管26将节点44连接到节点43，而二极管27将节点45连接到节点34。注意图2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.保护集成电路(IC)以抗静电放电(ESD)的装置，包括第一二极管，其阳极与所说IC的焊盘连接，其阴极与第一电源电压连接；第二二极管，其阳极与第二电源电压连接，其阴极与所述焊盘连接；连接在所述焊盘和所述IC的输入节点之间的电阻；第三二极管，其阳极与所述输入节点连接，其阴极与所述第一电源电压连接；第四二极管，其阳极与所述第二电源电压连接，其阴极与所述输入节点连接；可控硅整流器(SCR)，其阳极与所述第一电源电压连接，其阴极与所述第二电源电压连接，所述SCR在其电流-电压特性中呈现在ESD过程期间在预定电压下被触发的快反向，当所述预定电压被超过时，所述SCR在所述第一和所述第二电源电压之间提供低电阻通路，由此保护所述IC的内部结免于破坏性的反向击穿。2.权利要求1的装置，其中所述SCR包括pnpn半导体器件结构，该结构包括布置在P衬底上的n阱；布置在所述n阱内的第一n+区域和P型区域，所述n+和P型区域被隔开，被电连接在一起构成所述阳极；布置在所述衬底上、跨过所述n阱的边缘的第二n+区域；布置在所述衬底上、离开所述n阱的所述边缘第一距离并离开第二n+区域的边缘第二距离的第三n+区域，所述第一距离大于所述第二距离，所述第三区域构成所述阴极。3.权利要求2的装置，其中所述预定电压由所述第二n+区域的击穿电压来确定。4.权利要求3的装置，还包括被第一场氧化区域将其与所述第三n+区域隔开的第四n+区域，所述第四n+区域通过电阻与所述阳极连接，所述第四n+区域提供泄漏电流给所述第三n+区域来触发所述SCR。5.权利要求4的装置，其中所述第二和第三n+区域被第二场氧化区域隔开。6.保护集成电路(IC)的输入缓冲器以抗静电放电(ESD)的可控硅整流器(SCR)，包括布置在P衬底上的n阱；布置在所述n阱内的第一n+区域和P型区域，所述n+和P型区域被隔开，被电连接在一起构成所述SCR的阳极；布置在所述衬底上、跨过所述n阱的边缘的第二n+区域；布置在所述衬底上、离开所述n阱的所述边缘第一距离并离开第二n+区域的边缘第二距离的第三n+区域，所述第一距离大于所述第二距离，所述第三区域构成所述SCR的阴极；所述SCR在其电流-电压特性中呈现在ESD过程期间在预定电压下被触发的快反向，当所述预定电压被超过时，所述SCR在所述IC的电源线两端提供低电阻通路。7.权利要求6的SCR，其中所述预定电压由所述第二n+区域的击穿电压来确定。8.权利要求7的SCR，还包括被第一场氧化区域将...

【专利技术属性】
技术研发人员：G·R·瓦格纳，J·史密斯，J·A·马伊斯，C·C·韦布，W·M·霍尔特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：