基准电压电路制造技术

本发明专利技术提供一种温度依存性小的基准电压电路。所述基准电压电路，包括：第一NPN晶体管，集电极与基极短路且连接有二极管；第二NPN晶体管，集电极与基极短路且连接有二极管，发射极连接于第一电位节点，且以比第一NPN晶体管大的电流密度运行；第一电阻，与第一NPN晶体管串联连接；第二电阻，一端连接于第一NPN晶体管及第一电阻串联连接的电路；第三电阻，一端连接于第二NPN晶体管的集电极；连接点，供第二电阻的另一端与第三电阻的另一端连接；运算放大电路，在第二电阻的一端连接有反相输入端子，在第三电阻的一端连接有非反相输入端子，且在连接点连接有输出端子；以及电流供给电路，连接于第一NPN晶体管的集电极。接于第一NPN晶体管的集电极。接于第一NPN晶体管的集电极。

【技术实现步骤摘要】
基准电压电路


[0001]本专利技术涉及一种基准电压电路。

技术介绍

[0002]提出了一种使用NPN晶体管的基准电压电路(例如，参考专利文献1)。
[0003]图5所示的专利文献1所记载的基准电压电路包括第一NPN晶体管Q41与第二NPN晶体管Q42、运算放大器OP和电阻41、42、43、44，其中通过使相同值的电流流经第一NPN晶体管Q41与第二NPN晶体管Q42，且对电阻44进行调整(微调)，从而得到无温度特性的基准电压。
[0004][现有技术文献][0005][专利文献][0006][专利文献1]日本专利特开2005
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182113号公报

技术实现思路

[0007][专利技术所要解决的问题][0008]图6是NPN晶体管的截面示意图。NPN晶体管包含发射极31、基极32、集电极33。当将NPN晶体管形成于PSUB衬底34上时，如图7所示，NPN晶体管在集电极33与PSUB衬底34间存在寄生二极管35。高温时本来应该流经NPN晶体管的电流的一部分经由所述寄生二极管35而作为寄生二极管35的泄漏电流流动。
[0009]另外，在图5的基准电压电路中，第一NPN晶体管Q41的尺寸被设定得比第二NPN晶体管Q42大。因此，对于寄生二极管的尺寸也同样，第一NPN晶体管Q41的寄生二极管的尺寸比第二NPN晶体管Q42的寄生二极管的尺寸大。另外，寄生二极管的尺寸越大，泄漏电流越增大。因此，关于流经寄生二极管的泄漏电流，在第一NPN晶体管Q41中比在第二NPN晶体管Q42中大。如此，流经第一NPN晶体管Q41与第二NPN晶体管Q42的电流会偏离高温时本来设定的相同电流值，图5的基准电压电路会具有大的温度依存性。
[0010]本专利技术是为了解决所述课题而成，其目的在于提供一种温度依存性小的基准电压电路。
[0011][解决问题的技术手段][0012]本专利技术的基准电压电路包括：第一NPN晶体管，集电极与基极短路且连接有二极管；第二NPN晶体管，集电极与基极短路且连接有二极管，发射极连接于第一电位节点，且以比所述第一NPN晶体管大的电流密度运行；第一电阻，与所述第一NPN晶体管串联连接；第二电阻，一端连接于所述第一NPN晶体管及第一电阻串联连接的电路；第三电阻，一端连接于所述第二NPN晶体管的集电极；连接点，供所述第二电阻的另一端与所述第三电阻的另一端连接；运算放大电路，在所述第二电阻的一端连接有反相输入端子，在所述第三电阻的一端连接有非反相输入端子，且在所述连接点连接有输出端子；以及电流供给电路，连接于所述第一NPN晶体管的集电极。
[0013][专利技术的效果][0014]根据本专利技术，可提供一种温度依存性小的基准电压。
附图说明
[0015]图1是表示实施方式的基准电压电路的第一结构例的电路图。
[0016]图2是表示实施方式的基准电压电路的第二结构例的电路图。
[0017]图3是表示实施方式的基准电压电路的第三结构例的电路图。
[0018]图4是表示实施方式的基准电压电路的第四结构例的电路图。
[0019]图5是表示具有现有的NPN晶体管的基准电压电路的一例的电路图。
[0020]图6是表示通常的NPN晶体管的结构的截面图。
[0021]图7是表示通常的NPN晶体管的等效电路的电路图。
[0022]符号的说明
[0023]1、2、7：NPN晶体管
[0024]3、4、5、14、15、16、44：电阻
[0025]6：运算放大器
[0026]7a：二极管
[0027]8、9：P沟道型MOS晶体管
[0028]10、11、12、13、20：基准电压电路
[0029]17、18：连接点
[0030]21：电流供给电路
[0031]31：发射极
[0032]32：基极
[0033]33：集电极
[0034]34：PSUB衬底
[0035]35：寄生二极管
[0036]Q41：第一NPN晶体管
[0037]Q42：第二NPN晶体管
具体实施方式
[0038]以下，参照附图说明本专利技术的实施方式的基准电压电路。
[0039]图1是作为实施方式的基准电压电路的一例(第一结构例)的基准电压电路10的电路图。基准电压电路10包括现有的基准电压电路20及电流供给电路21。
[0040]现有的基准电压电路20包括：NPN晶体管1、NPN晶体管2；电阻3、电阻4、电阻5；运算放大器6及OUT端子。此处，NPN晶体管2是晶体管尺寸比NPN晶体管1大的晶体管。电阻4与电阻5为相同的电阻值。电流供给电路21包括：NPN晶体管7；及P沟道型金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管8、P沟道型MOS晶体管9。
[0041]对现有的基准电压电路20的连接进行说明。NPN晶体管1的基极端子与集电极端子连接，且连接于电阻4的一端。发射极端子连接于接地(ground，GND)电源。NPN晶体管2的基极端子与集电极端子连接，且连接于电阻5的一端。发射极端子经由电阻3连接于GND电源。另外，NPN晶体管2的基极端子及集电极端子连接于电流供给电路21的P沟道型MOS晶体管9
的漏极端子。电阻4的另一端及电阻5的另一端连接于连接点17。运算放大器6的非反相输入端子连接于NPN晶体管1的集电极端子，反相输入端子连接于NPN晶体管2的集电极端子，输出端子连接于连接点17及OUT端子。关于运算放大器6的电源，省略说明。
[0042]对电流供给电路21的连接进行说明。P沟道型MOS晶体管8的源极端子连接于VDD电源，栅极端子连接于漏极端子、P沟道型MOS晶体管9的栅极端子及NPN晶体管7的集电极端子。P沟道型MOS晶体管9的源极端子连接于VDD电源，栅极端子连接于P沟道型MOS晶体管8的栅极端子，漏极端子连接于现有的基准电压电路20的NPN晶体管2的集电极端子。NPN晶体管7的集电极端子与P沟道型MOS晶体管8的漏极端子连接，基极端子连接于发射极端子及GND电源。P沟道型MOS晶体管8及P沟道型MOS晶体管9构成了电流镜电路。
[0043]对现有的基准电压电路20的运行进行说明。运算放大器6将电阻3中产生的电压和NPN晶体管2的基极
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发射极间电压VBE2相加而得的电压、与NPN晶体管1的基极
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发射极间电压VBE1之差的电压放大，将运算放大器6的输出电压施加至电阻4及电阻5。
[0044]此处，当运算放大器6的输出电压低于规定值时，流经电阻4及电阻5的电流比规定值减少。此处，电阻4及电阻5的电阻值被设定得比较大，电阻4及电阻5的电压下降值被设定为比NPN晶体管1的基极
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发射极间电压VBE1及NPN晶体管2的基极
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发射极间电压VBE2大。NPN晶体管1的基极
‑<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基准电压电路，其特征在于，包括：第一NPN晶体管，集电极与基极短路且连接有二极管；第二NPN晶体管，集电极与基极短路且连接有二极管，发射极连接于第一电位节点，且以比所述第一NPN晶体管大的电流密度运行；第一电阻，与所述第一NPN晶体管串联连接；第二电阻，一端连接于所述第一NPN晶体管及第一电阻串联连接的电路；第三电阻，一端连接于所述第二NPN晶体管的集电极；连接点，供所述第二电阻的另一端与所述第三电阻的另一端连接；运算放大电路，在所述第二电阻的一端连接有反相输入端子，在所述第三电阻的一端连接有非反相输入端子，且在所述连接点连接有输出端子；以及电流供给电路，连接于所述第一NP...

【专利技术属性】
技术研发人员：泽井英幸，冨冈勉，
申请(专利权)人：艾普凌科株式会社，
类型：发明
国别省市：