【技术实现步骤摘要】
本专利技术涉及一种半导体存储装置。
技术介绍
1、浮栅隧道氧化物(floating gate tunnel oxide，flotox)型电可擦除可编程只读存储器(electrically erasable and programmable read-only memory，eeprom)半导体存储装置有时因半导体元件的邻接配线间的绝缘不良等而无法写入或读取正确的数据。为了检测此种绝缘不良的部位，半导体存储装置的制造工序设置对半导体元件的邻接配线间施加电压应力来进行检查的工序(例如参照专利文献1)。
2、[现有技术文献]
3、[专利文献]
4、[专利文献1]日本专利特开平6-29364号公报
技术实现思路
1、[专利技术所要解决的问题]
2、专利文献1公开了对半导体存储装置内部的邻接配线间施加电压应力来进行检查的原理。但是，未公开生成施加电压应力的信号的具体电路。本专利技术的目的在于提供一种具有可有效率地实施存储装置的筛选测试的存储元件驱动电路的半导体存储装置。
3、[解决问题的技术手段]
4、本专利技术的半导体存储装置包括写入电压供给电路、写入电压切换电路、位线放电控制电路、位线放电电路以及存储器阵列，所述写入电压供给电路经由所述写入电压切换电路与所述存储器阵列连接，所述位线放电控制电路设为经由所述位线放电电路与所述存储器阵列连接的结构。
5、根据本专利技术的半导体存储装置，所述写入电压供给电路向所
6、根据本专利技术的半导体存储装置，所述写入电压供给电路包括：写入电压输入端子、第一擦除循环控制信号输入端子、第二擦除循环控制信号输入端子、第一写入循环控制信号输入端子、第二写入循环控制信号输入端子、奇数感测线测试信号输入端子、偶数感测线测试信号输入端子、奇数感测线写入电压输出端子、偶数感测线写入电压输出端子、位线写入电压输出端子、第一或门电路至第四或门电路以及第一电平移位电路至第三电平移位电路，所述写入电压输入端子与所述第一电平移位电路至第三电平移位电路连接，所述第一或门电路与所述第一擦除循环控制信号输入端子、所述奇数感测线测试信号输入端子以及所述第一电平移位电路连接，所述第二或门电路与所述第二擦除循环控制信号输入端子、所述奇数感测线测试信号输入端子以及所述第一电平移位电路连接，所述第三或门电路与所述第一擦除循环控制信号输入端子、所述偶数感测线测试信号输入端子以及所述第二电平移位电路连接，所述第四或门电路与所述第二擦除循环控制信号输入端子、所述偶数感测线测试信号输入端子以及所述第二电平移位电路连接，所述奇数感测线写入电压输出端子与所述第一电平移位电路连接，所述偶数感测线写入电压输出端子与所述第二电平移位电路连接，所述位线写入电压输出端子与所述第三电平移位电路连接。
7、根据本专利技术的半导体存储装置，所述写入电压供给电路包括：第一至第七输入端子；第一至第三输出端子；逻辑电路，包括：连接到所述第一至第四输入端子的第一至第四输入端、被提供从所述第一输入端子提供的第一信号和从所述第二输入端子提供的第二信号的or运算结果的第一输出端、被提供从所述第三输入端子提供的第三信号和所述第二信号的or运算结果的第二输出端、被提供从所述第四输入端子提供的第四信号和所述第一信号的or运算结果的第三输出端、被提供所述第三信号和所述第四信号的or运算结果的第四输出端；第一电平移位电路，包括：连接到所述逻辑电路的所述第一输出端的所述第一输入端、连接到所述逻辑电路的所述第二输出端的所述第二输入端、连接到所述第五输入端子的所述第三输入端、连接到所述第一输出端子的输出端；第二电平移位电路，包括：连接到所述逻辑电路的所述第三输出端的所述第一输入端、连接到所述逻辑电路的所述第四输出端的所述第二输入端、连接到所述第五输入端子的所述第三输入端、连接到所述第二输出端子的输出端；第三电平移位电路，包括：连接到所述第六输入端子的所述第一输入端、连接到所述第七输入端子的所述第二输入端、连接到所述第五输入端子的所述第三输入端、连接到所述第三输出端子的输出端。
8、[专利技术的效果]
9、本专利技术的半导体存储装置通过对邻接配线间施加电压应力来进行检查，可有效率地实施半导体存储装置的筛选测试。
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1.一种半导体存储装置，包括：
2.根据权利要求1所述的半导体存储装置，其中，
3.根据权利要求1或2所述的半导体存储装置，其中，
4.根据权利要求1或2所述的半导体存储装置，其中，
【技术特征摘要】
1.一种半导体存储装置，包括：
2.根据权利要求1所述的半导体存储装置，其中，
3.根...
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