半导体存储器件及操作半导体存储器件的方法技术

一种半导体存储器件包括存储单元阵列、纠错码(ECC)引擎电路、行故障检测器电路和控制逻辑电路。所述存储单元阵列包括多个存储单元行。所述控制逻辑电路控制所述ECC引擎电路以对每个所述存储单元行执行多次错误检测操作。所述控制逻辑电路控制所述行故障检测器电路使其通过累积多个缺陷存储单元行中的各个缺陷存储单元行的错误参数，来存储与在其中的每一者中检测到至少一个错误的多个码字中的每个码字相关联的所述错误参数。所述行故障检测器电路基于所述错误参数的改变次数，判定在所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障。行中是否发生行故障。行中是否发生行故障。

【技术实现步骤摘要】
半导体存储器件及操作半导体存储器件的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2020年11月4日向韩国知识产权局提交的韩国专利申请No.10
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2020
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0145769的优先权，其公开内容通过引用整体并入本文。


[0003]示例实施例涉及存储器，并且更具体地涉及半导体存储器件及操作半导体存储器件的方法。

技术介绍

[0004]半导体存储器件可以被分为诸如闪存器件的非易失性存储器件和诸如DRAM的易失性存储器件。DRAM的高速运行和成本效率使得DRAM可用于系统存储器。由于DRAM的制造设计规则的不断收缩(shrink)，DRAM中的存储单元的位错误可能会增加和/或DRAM的产率可能会下降。

技术实现思路

[0005]示例实施例可以提供更可靠的半导体存储器件。
[0006]示例实施例可以提供一种更可靠的操作半导体存储器件的方法。
[0007]根据本专利技术构思的至少一些示例实施例，一种半导体存储器件，包括：存储单元阵列，所述存储单元阵列包括本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括：存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行中的每个存储单元行包括易失性存储单元；纠错码引擎电路；行故障检测器电路；以及控制逻辑电路，所述控制逻辑电路被配置为控制所述纠错码引擎电路使其对所述多个存储单元行中的各个存储单元行执行多次错误检测操作，其中，所述控制逻辑电路还被配置为控制所述行故障检测器电路使其执行以下操作：存储与多个码字中的每个码字相关联的错误参数，所述多个码字中的每个码字在所述多次错误检测操作中被检测到至少一个错误，以及累积均被检测到所述至少一个错误的多个缺陷存储单元行中的每个缺陷存储单元行的所述错误参数，并且其中，所述行故障检测器电路被配置为基于所述错误参数的改变次数，判定在所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障。2.根据权利要求1所述的半导体存储器件，其中，所述纠错码引擎电路被配置为作为清理操作或正常读取操作的一部分对所述多个存储单元行执行所述多次错误检测操作，并且其中，所述行故障检测器电路进一步被配置为，当与所述多个缺陷存储单元行当中的一缺陷存储单元行相关联的所述错误参数的所述改变次数等于或大于参考值时，判定在该缺陷存储单元行中发生了所述行故障；以及向外部存储器控制器发送指示发生了所述行故障的解码状态标志。3.根据权利要求1所述的半导体存储器件，其中，所述错误参数包括与所述多个码字中的每个码字相关联的校正子或列地址；并且所述行故障检测器电路包括：错误参数存储表，所述错误参数存储表被配置为将所述多个缺陷存储单元行的地址存储为错误地址，以及通过针对每个所述错误地址累积所述错误参数来存储所述错误参数；地址比较器，所述地址比较器被配置为将通过当前错误检测操作获得的当前错误地址与通过先前错误检测操作获得的先前错误地址进行比较，以输出地址比较信号；以及校正子比较器，所述校正子比较器被配置为将通过所述当前错误检测操作获得的当前校正子与通过所述先前错误检测操作获得的先前校正子进行比较，以输出校正子比较信号，并且所述行故障检测器电路还被配置为基于所述地址比较信号和所述校正子比较信号选择性地将所述错误参数存储在所述错误参数存储表中，以及在所述错误参数存储表中记录所述改变次数。4.根据权利要求3所述的半导体存储器件，其中：所述错误参数包括与所述多个码字中的每个码字相关联的所述校正子；并且所述行故障检测器电路进一步被配置为每当与所述多个缺陷存储单元行当中的第一缺陷存储单元行相关联的所述校正子的值在所述多次错误检测操作中的至少一部分错误检测操作中改变时，基于所述校正子比较信号增加所述改变次数。5.根据权利要求3所述的半导体存储器件，其中：
所述错误参数包括与所述多个码字中的每个码字相关联的所述校正子；并且所述行故障检测器电路进一步被配置为当与所述多个缺陷存储单元行当中的第一缺陷存储单元行相关联的所述校正子的值在所述多次错误检测操作中的每一次错误检测操作中保持不变时，基于所述校正子比较信号使所述改变次数保持不变。6.根据权利要求3所述的半导体存储器件，其中，所述纠错码引擎电路还被配置为向所述行故障检测器电路提供与所述多个码字中的每个码字相关联的所述校正子。7.根据权利要求3所述的半导体存储器件，其中：所述错误参数包括与所述多个码字中的每个码字相关联的所述列地址；并且所述行故障检测器电路进一步被配置为每当与所述多个缺陷存储单元行当中的第一缺陷存储单元行相关联的所述列地址在所述多次错误检测操作的至少一部分错误检测操作中改变时，基于所述地址比较信号增加所述改变次数。8.根据权利要求3所述的半导体存储器件，其中：所述错误参数包括与所述多个码字中的每个码字相关联的所述列地址；并且所述行故障检测器电路进一步被配置为当与所述多个缺陷存储单元行中的第一缺陷存储单元行相关联的所述列地址在所述多次错误检测操作中的每一次错误检测操作中相同时，基于所述地址比较信号使所述改变次数保持不变。9.根据权利要求3所述的半导体存储器件，所述行故障检测器电路进一步被配置为：响应于通过所述多次错误检测操作之一获得的第一错误地址的第一行地址与所述错误参数存储表中存储的错误地址的行地址中的相应行地址不匹配，将所述第一行地址和与所述第一行地址相关联的第一错误参数存储在所述错误参数存储表中。10.根据权利要求9所述的半导体存储器件，其中，所述行故障检测器电路进一步被配置为：响应于所述错误参数存储表的所有条目已满并且要由所述行故障检测器电路存储的第二错误地址与所述错误参数存储表中存储的所述错误地址中的相应错误地址不匹配，将所述第二错误地址和第二错误参数存储在与具有最小改变次数的错误地址相关联的条目中。11.根据权利要求1所述的半导体存储器件，其中，所述纠错码引擎电路包括纠错码解码器，所述纠错码解码器被配置为执行所述多次错误检测操作，并且其中，所述纠错码解码器包括：校正子生成电路，所述校正子生成电路被配置为基于从存储有码字的存储位置读取的主数据生成校验位，以及将所述校验位与从所述存储位置读取的奇偶校验数据进行比较以生成校正子；以及错误定位器电路，所述错误定位器电路被配置为基于所述校正子生成指示所述码字中的错误的位置的错误位置信号，生成指示发生了错误的错误生成信号，以及向所述控制逻辑电路提供所述错误生成信号，并且其中，所述校正子生成电路还被配置为向所述行故障检测器电路提供...

【专利技术属性】
技术研发人员：金成来，李起准，李明奎，金浩渊，林秀熏，赵诚慧，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：