静电放电保护电路制造技术

本发明专利技术是关于一种静电放电保护电路，是适用于一通讯领域的高频集成电路中，主要特征是在于本发明专利技术可以藉由将一用以滤波的晶体管的漏极或源极一端浮接（Ｆｌｏａｔｉｎｇ），使其可以藉由内部的寄生双载子接面（ｂｉｐｏｌａｒ　　ｊｕｎｃｔｉｏｎ）导通，达到不会造成组件短路及符合工业界测试要求的静电放电保护电路。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于半导体集成电路技术，特别有关于一种静电放电保护结构及其制造方法。
技术介绍
在集成电路(ICs)的应用上，导体、半导体及绝缘层等材料已被广泛使用，其中藉由薄膜沉积技术(Thin Film Deposition)，即可将上述各材料分层沉积于待制晶片(wafer)表面，以形成半导体组件如晶体管或电容等。然而在半导体装置中，静电放电(ESDelectrostatic discharge)经常在干燥环境下因碰触带静电体而自芯片的输出入垫(I/O pad)侵入，造成集成电路损伤。当CMOS制程技术缩小到次微米阶段，先进的制程技术，例如更薄的栅极氧化层，更短的信道长度，更浅的漏极/源极接面深度，LDD(低掺杂浓度漏极)结构，以及金属硅化物(silicided)扩散层等，这些先进的制程反而严重地降低次微米CMOSIC的静电放电防护能力，根据前述，因MOS晶体管因其具有容易破裂(rupture)的薄栅极氧化层(thin gate oxide)，因此对高电压放电(high voltage discharges)极为敏感，一般静电放电引起电子组件失效者可分为电压型损伤和电流型损伤，本文档来自技高网...

【技术保护点】
一静电放电保护电路，是连接于一输出入垫片与内部电路之间，该静电放电保护电路是包括：至少一第一晶体管，是接收由输出入垫片所传输的静电放电电源而导通，藉以传输静电放电电源；及至少一第二晶体管，具有一第一电极、第二电极及一第三电极 ，其中该第一电极是耦接至该输出入垫片至该内部电路的导电路径上，该第二电极是耦接至一低电源端，该第三电极是呈一浮接状态。

【技术特征摘要】
US 2003-10-27 10/694,1291.一静电放电保护电路，是连接于一输出入垫片与内部电路之间，该静电放电保护电路是包括至少一第一晶体管，是接收由输出入垫片所传输的静电放电电源而导通，藉以传输静电放电电源；及至少一第二晶体管，具有一第一电极、第二电极及一第三电极，其中该第一电极是耦接至该输出入垫片至该内部电路的导电路径上，该第二电极是耦接至一低电源端，该第三电极是呈一浮接状态。2.根据权利要求1所述的静电放电保护电路，其中该第一晶体管及该第二晶体管为一NMOS晶体管。3.根据权利要求1所述的静电放电保护电路，其中该第一晶体管及该第二晶体管为一PMOS晶体管。4.根据权利要求2所述的静电放电保护电路，其中该第一电极为栅极、第二电极为源极及该第三电极为漏极。5.根据权利要求3所述的静电放电保护电路，其中该第一电极为栅极、第二电极为漏极及该第三电极为源极。6.一滤波组件，是设于一静电放电保护电路中，其中该静电放电保电路是连接于一输出入垫片与内部电路之间，该滤波组件是包括一第一电极，是耦接至一输出入垫片至内部电路的导电路径上；一第二电极，是耦接至一低电源端；及一第三电极，是呈一浮接状态。7.根据权利要求6所述的滤波组件，该滤波组件为一NMOS晶体管。8.根据权利要求6所述的滤波组件，该滤波组件为一PMOS晶体管。9.根据权利要求7所述的滤波...

【专利技术属性】
技术研发人员：施教仁，李建兴，陈遂泓，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]