一种DSP处理器与FPGA周期性通信的防帧错方法技术

本发明专利技术公开一种DSP处理器与FPGA周期性通信的防帧错方法，在DSP+FPGA系统中的指令状态通信中，通常DSP按照某一周期给FPGA发送数据帧，而FPGA则是按照另一周期或者非周期，向下一级转发指令状态数据。即使协议上规定DSP和FPGA的周期相同，但是实际上，两个芯片的周期也不是绝对的相同，存在些微差别。经过差别累计，若FPGA接收到指令状态数据后，不采取保护措施，直接转发至下一级，容易产生数据帧错乱的现象。为了解决此问题，本发明专利技术在FPGA内通过2级缓存FIFO+RAM的方式，实现数据完整帧的保护，确保FPGA转发的数据是完整的数据帧，不会出现拼帧现象。出现拼帧现象。出现拼帧现象。

【技术实现步骤摘要】
一种DSP处理器与FPGA周期性通信的防帧错方法


[0001]本专利技术属于数字信号处理领域，具体涉及一种DSP处理器与FPGA周期性通信的防帧错方法。

技术介绍

[0002]在DSP+FPGA系统中的指令状态通信中，通常DSP周期性给FPGA发送数据帧，而FPGA则是按照另一周期或者非周期，向下一级转发指令状态数据。即使协议上规定DSP和FPGA的周期相同，但是实际上，两个芯片的周期也不是绝对的相同，存在些微差别。经过差别累计，若FPGA接收到指令状态数据后，不采取保护措施，直接转发至下一级，容易产生数据帧错乱的现象。为了解决此问题，本专利技术在FPGA内通过2级缓存FIFO+RAM的方式，实现数据完整帧的保护，确保FPGA转发的数据是完整的数据帧，不会出现拼帧现象。

技术实现思路

[0003]本专利技术提供了一种DSP处理器与FPGA周期性通信的防帧错方法，确保FPGA转发的是完整的数据帧，不会出现拼帧现象，
[0004]一种DSP处理器与FPGA周期性通信的防帧错方法，所述方法包括：
[0005]步骤1、在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DSP处理器与FPGA周期性通信的防帧错方法，其特征在于，所述方法包括：步骤1、在FPGA内产生2级缓存，第一级缓存是FIFO，第二级缓存是RAM；步骤2、DSP写入FPGA的数据，以DSP EMIF接口时钟作为FIFO的写时钟，直接将数据写入FIFO，写完之后，DSP发送完成标志；步骤3：FPGA接收到完成标志，并且确认RAM不处于读状态时，从FIFO中读出数据，写入RAM中；步骤4：FPGA按照某一固定周期或者非周期，直接从RAM中读取数据，发送至下一级应用。2.根据权利要求1所述的一种DSP处理器与FPGA周期性通信的防帧错...

【专利技术属性】
技术研发人员：王茂义，王洋，
申请(专利权)人：北京华航无线电测量研究所，
类型：发明
国别省市：