本新型公开了一种基于FPGA的DPU装置，包括：FPGA模块：接收接口模块的外部数据进行运算并将运算结果通过接口模块发送至外部设备；RISC模块：接收FPGA模块运算时的内存管理信号发送至内存管理模块；内存管理模块：管理内存模块与FPGA模块间的数据传输通道；内存模块：包括多个内存组，用于存储FPGA模块进行运算时的临时数据；接口模块：用于提供装置与外部设备的数据互交接口：时序模块：用于产生FPGA模块工作所需的时钟信号；电源模块：为整个DPU装置提供所需工作电压，有效控制内存组与FPGA模块进行数据互交，提高了FPGA模块的数据处理效率，在FPGA模块计算负载过大时保证了溢出数据的安全稳定，并能为FPGA的提供多路计算通道保证的多项目计算正常运行。证的多项目计算正常运行。证的多项目计算正常运行。
【技术实现步骤摘要】
一种基于FPGA的DPU装置
[0001]本申请涉及嵌入式
，具体涉及一种基于FPGA的DPU装置。
技术介绍
[0002]DPU是人工智能大数据分析系统工程。它由一系列管道算法组成，从排序、索引、分组和优化到处理和分析矩阵和张量大数据。排序和索引管道将数据按顺序排列，为更好的理解所有维度中发生的事情顺序提供了描述性基础。分组管道将数据按比例或范围放置，生成诊断基础，以便更好的检测信号、发现有用的结构、定义逻辑或显著特性。尺度是数据结构所固有的，而范围是人类偏好的选择。优化管道最终使数据有价值，从数据中提取智能信息并建立预测模型，从中我们可以推断未来会发生什么。在这个过程中需要进行大量的数据计算处理，对内存中数据的即使处理速度、稳定性要求较高。传统的DPU装置的内存架构对快速访问未清理数据和衍生数组一般需要多个时钟才能完成，严重影响了DPU的数据处理速度。
[0003]因此，希望有一种技术方案来解决或至少减轻现有技术的上述不足。
技术实现思路
[0004]本新型的目的在于提供一种基于FPGA的DPU装置以解决上述至少一方面的问题。
[0005]一种基于FPGA的DPU装置，包括：FPGA模块：接收接口模块的外部数据进行运算并将运算结果通过接口模块发送至外部设备；RISC模块：接收 FPGA模块运算时的内存管理信号发送至内存管理模块；内存管理模块：包括至少两个触发器，触发器分别接收RISC模块和FPGA模块的内存控制信号，管理内存模块与FPGA模块间的数据传输通道；内存模块：包括多个内存组，用于存储FPGA模块进行运算时的临时数据；接口模块：用于提供装置与外部设备的数据互交接口：时序模块：包括至少两个计数器，用于产生FPGA模块工作所需的时钟信号；电源模块：为整个DPU装置提供所需工作电压。
[0006]进一步的，内存管理模块具体为：包括第一触发器U3和第二触发器U4，第一触发器U3的使能端连接RISC模块的内存控制端，其输入引脚分别连接 RISC模块的内存选择信号端的引脚，其输出端各引脚均通过正向二极管和电阻接地；第二触发器U4的使能端连接FPGA模块的内存控制端，其输入端连接基准电压，其输出端分别通过正向二极管连接各内存组的控制端；第一触发器U3的各二极管正极分别与第二触发器U4的对应二极管正极连接。
[0007]进一步的，时序模块具体为：包括晶振Y1，其两端分别通过电容C1和电容C2接地，器两端间还连接有电阻R1；晶振Y1的一端连接第一计数器 U1的RST引脚，另一端连接U1的PI引脚；第一计数器U1的输出引脚Q8 连接第二计数器U2的clkb引脚，第二技术器的qa引脚输出时钟信号。
[0008]进一步的，电源模块包括依次连接的变压器和整流器，将外部交流电进行整流变压后传输至第一电源模块、第二电源模块、第三电源模块。
[0009]进一步的，第一电源模块包括芯片U5，其输入端通过正向极性电容C3 接地，其输出端分别通过电容C7、电容C8和正向极性电容C5接地，其输出端通过电感L1输出第一工作电压，输出端还分别通过电容C4和正向极性电容C6接地。
[0010]进一步的，第二电源模块包括芯片U6，其输入端通过正向极性电容C9 接地，其接地端通过电阻R11接地，其输出端和接地端间连接有电阻R10，其输出端输出第二工作电压，其输出端分别通过电容C11、电容C12和正向极性电容C10接地；极性电容C10的负极通过电感L2连接数字模块接地端 AGND。
[0011]进一步的，第三电源模块包括芯片U7，其输出端通过正向极性电容C13 接地，其接地端通过电阻R14接地，其输出端和接地端间连接有电阻R12，其输出端输出第三工作电压，其输出端分别通过电阻R13、电容C15、电容 C16和正向极性电容C14接地。
[0012]进一步的，接口模块包括：PCIe接口、QSFP接口、SSD接口、USB接口、SSD接口、GigE接口、GPIO接口。
[0013]进一步的，FPGA模块和RISC模块还连接有安全模块。
[0014]进一步的，FPGA模块还连接有JTAG模块。
[0015]有益效果
[0016]本申请的在实际进行数据运算时，通过FPGA模块在运算时提供的内存触发信号和控制信号，经RISC模块内部指令集处理后生成内存选择信号，再通过内存管理模块控制内存模块内的内存组与FPGA模块进行数据互交，有效地提高了FPGA模块的数据处理效率，在FPGA模块计算负载过大时保证了溢出数据的安全稳定，并能为FPGA的提供多路计算通道保证的多项目计算正常运行。
[0017]本申请还提供了多个外部数据接口以适应各种数据工作环境的需求，并通过多级电源输出保证内部各模块的正常使用。
附图说明
[0018]图1是本申请的原理图。
[0019]图2是本申请一实施例的内存管理模块电路原理图。
[0020]图3是本申请一实施例的时序模块模块电路原理图。
[0021]图4是本申请一实施例的第一电源模块电路原理图。
[0022]图5是本申请一实施例的第二电源模块电路原理图。
[0023]图6是本申请一实施例的第三电源模块电路原理图。
具体实施方式
[0024]为使本申请实施的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。所描述的实施例是本申请一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本申请的实施例进行详细说明。
[0025]如图1所示，一种基于FPGA的DPU装置，包括：FPGA模块：接收接口模块的外部数据进行运算并将运算结果通过接口模块发送至外部设备； RISC模块：接收FPGA模块运算时的内存管理信号发送至内存管理模块；内存管理模块：包括至少两个触发器，触发器分别接收RISC模块和FPGA 模块的内存控制信号，管理内存模块与FPGA模块间的数据传输通道；内存模块：包括多个内存组，用于存储FPGA模块进行运算时的临时数据；接口模块：用于提供装置与外部设备的数据互交接口：时序模块：包括至少两个计数器，用于产生FPGA模块工作所需的时钟信号；电源模块：为整个DPU 装置提供所需工作电压，包括依次连接的变压器和整流器，将外部交流电进行整流变压后传输至第一电源模块、第二电源模块、第三电源模块。FPGA 模块和RISC模块还连接有安全模块。FPGA模块还连接有JTAG模块。安全模块用于检测FPGA模块和RISC模块工作状态在出现异常时及时通知装置进行应急处理。JTAG模块用于为FPGA模块预先设置工作状态以满足不同的计算需求。
[0026]如本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于FPGA的DPU装置，其特征在于，包括：FPGA模块：接收接口模块的外部数据进行运算并将运算结果通过接口模块发送至外部设备；RISC模块：接收FPGA模块运算时的内存管理信号发送至内存管理模块；内存管理模块：包括至少两个触发器，触发器分别接收RISC模块和FPGA模块的内存控制信号，管理内存模块与FPGA模块间的数据传输通道；内存模块：包括多个内存组，用于存储FPGA模块进行运算时的临时数据；接口模块：用于提供装置与外部设备的数据互交接口：时序模块：包括至少两个计数器，用于产生FPGA模块工作所需的时钟信号；电源模块：为整个DPU装置提供所需工作电压。2.如权利要求1所述的一种基于FPGA的DPU装置，其特征在于，所述内存管理模块具体为：包括第一触发器U3和第二触发器U4，第一触发器U3的使能端连接RISC模块的内存控制端，其输入引脚分别连接RISC模块的内存选择信号端的引脚，其输出端各引脚均通过正向二极管和电阻接地；第二触发器U4的使能端连接FPGA模块的内存控制端，其输入端连接基准电压，其输出端分别通过正向二极管连接各内存组的控制端；第一触发器U3的各二极管正极分别与第二触发器U4的对应二极管正极连接。3.如权利要求1所述的一种基于FPGA的DPU装置，其特征在于，所述时序模块具体为：包括晶振Y1，其两端分别通过电容C1和电容C2接地，器两端间还连接有电阻R1；晶振Y1的一端连接第一计数器U1的RST引脚，另一端连接U1的PI引脚；第一计数器U1的输出引脚Q8连接第二计数器U2的clkb引脚，第二技术器的qa引脚输出时钟信号。4.如权利要求1所述的一种基于FPGA的DPU装置，其特征在于，所述电源...
【专利技术属性】
技术研发人员：严和平，
申请(专利权)人：上海芯促信息科技有限公司，
类型：新型
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。