用于多电压源系统的静电保护装置制造方法及图纸

一种用于多电压源系统的静电保护装置，用来对多个电压源进行静电放电保护。该静电保护装置对于一第一电压源与至少一第二电压源之间进行静电放电保护，且包含一电压总线、一第一静电保护电路配置于第一电压源与电压总线之间、以及一第二静电保护电路，耦接于该电压总线与该第二电压源之间。该第一静电保护电路包含一静电检测单元，用来检测一静电电压，并产生一触发信号；以及一静电放电单元，接收静电检测单元的触发信号，依据该触发信号来进行静电放电。

【技术实现步骤摘要】

本专利技术涉及一种静电放电电路，特别是涉及一种用于多电压源系统的静电保护装置。
技术介绍
图1为美国专利号6,075,686所披露的静电放电模块10。该静电放电模块10利用K个串接二极管11以及利用M个反向串接二极管12的起始电压(Diode turn voltage)分别相加，以隔绝第一电压源VDD1与第二电压源VDD2。然而，当第一电压源VDD1的电压高于第二电压源VDD2的电压愈多时，相对地二极管的数目K也必须增加。且由于串行的二极管的数目增加，造成放电电路的电阻增加，而无法达到对静电快速放电的效果。此外当静电放电模块10，应用于多个电压源时，静电放电模块10的数目会随着其它电压源的数目增加而增加，因而造成整体电路建置体积的增加。例如当其它电压源的数目增加至3个时，也就是整体电路具有4个电压电平时，由于必须两两进行静电放电保护，因此静电放电模块10的数目必须增加至6个。因此，如何提供一静电放电电路，而达到快速静电放电，同时可应用于防护多个电压源的电路中，并缩小整体电路的面积，实为一急需解决的问题。
技术实现思路
针对上述问题，本专利技术的目的之一在提供一种用于多电压源系统的具有总线的静电保护装置，而达到快速静电放电，并有效保护集成电路(IC)的组件。本专利技术的目的之一是提供一种用于多电压源系统的具有总线的静电放电装置，而达到同时防护多个电压源的电路，并缩小整体电路的建置体积。本专利技术提供了一种用于多电压源系统的静电放电装置，是用来对第一电压源与至少一个第二电压源进行静电放电保护。该静电放电装置，包含一电压总线、一第一静电保护电路是配置于第一电压源与电压总线之间、以及一第二静电保护电路，耦接于该电压总线与该第二电压源之间。其中，该第一静电保护电路包含一静电检测单元，用来检测一静电电压，并产生一触发信号；以及一静电放电单元，接收静电检测单元的触发信号，并依据该触发信号来进行静电放电。并且，藉由总线、第一静电保护电路、第二静电保护电路的搭配运用，可达到同时防护第一电压源与至少一个第二电压源的电路，并缩小整体电路的建置体积的功效。附图说明图1为已知静电保护模块。图2为本专利技术的静电保护电路。图3为本专利技术用于多电压源系统的静电保护装置的第一实施例。图4为本专利技术用于多电压源系统的静电保护装置的第二实施例。附图标号说明VDD1第一电压源VDD2第二电压源VDD3第三电压源ESD_BUS 总线21 静电检测单元211 电阻212 电容213 NMOS晶体管214 PMOS晶体管23 静电放电单元11、12、231、232 二极管233 开关10、31、32、32’ 静电保护电路具体实施方式以下参考附图详细说明本专利技术具有总线的静电放电电路，并且相同的组件将以相同的符号标示。图2显示本专利技术静电放电电路的第一实施例。该静电保护电路20用来对一第一电压源VDD1与一第二电压源VDD2进行静电放电保护。在本实施例中，第一电压源VDD1的电压高于第二电压源VDD2的电压。静电保护电路20包含一静电检测单元21、以及一静电放电单元23。在本实施例中，静电检测单元21用来检测静电电压，其包含一电阻211、以及一电容212；在另一实施例中，还可包含一NMOS晶体管213、以及一PMOS晶体管214。当然，图2的静电检测单元21仅为一种实施例，只要能检测静电电压并产生触发信号的电路均能应用在本专利技术中。在本实施例中，电阻211连接于第一电压源VDD1。电容212连接于电阻211与第二电压源VDD2之间。NMOS晶体管213的源极连接于第一电压源VDD1，其栅极连接于电阻211与电容212之间。PMOS晶体管214的源极连接于NMOS晶体管213的漏极，且其栅极连接于NMOS晶体管213的栅极，并且其漏极接地。PMOS晶体管214的源极与NMOS晶体管213的漏极定义为触发信号，其电压定义为触发电压。静电放电单元22包含了一开关233、K个正向串接的二极管231、以及M个反向串接的二极管232。开关233可由一晶体管来实施，且由触发信号来控制是否导通。K个正向串接的二极管231连接于开关233与第二电压源VDD2之间，藉以在开关233导通后，让静电电流从第一电压源VDD1经由开关233与二极管231流到第二电压源VDD2。当然该二极管231可省略。M个反向串接二极管232连接于第一电压源VDD1与第二电压源VDD2之间，作为负ESD的放电路径。由于正ESD时，放电路径由开关233所控制，其放电路径的电阻相对较小，故能提升放电效率。图3显示本专利技术用于多电压源系统的静电保护装置。该静电保护装置30用来对一第一电压源VDD1与第二、第三电压源VDD2、VDD3进行静电放电保护。在此实施例中，第一电压源VDD1的电压远高于第二、第三电压源VDD2、VDD3的电压，且第二、第三电压源VDD2、VDD3之间的电压差较小。该静电保护电路30包含一电压总线ESD_BUS、一第一静电保护电路31、以及第二静电保护电路32、以及第三静电保护电路32’。第一静电保护电路31配置于第一电压源VDD1与电压总线ESD_BUS之间，藉以在静电电压流入第一电压源VDD1时，藉由开关233的控制，将静电电流从第一电压源VDD1旁路(bypass)到电压总线ESD_BUS。由于第一电压源VDD1的电压远高于第二、第三电压源VDD2、VDD3的电压，因此该第一静电保护电路31可由图2的静电放电电路来实施。亦即，该第一静电保护电路31包含一静电检测单元21、以及一静电放电单元23。由于静电检测单元21以及静电放电单元23的架构与功能与上述相同，不再重复说明。第二静电保护电路32配置于电压总线ESD_BUS与第二电压源VDD2之间，以及第三静电保护电路32’配置于电压总线ESD_BUS与第三电压源VDD3之间。由于第二、第三电压源VDD2、VDD3之间的电压差较小，因此第二静电保护电路32与第三静电保护电路32’可以已知的静电保护电路实施，例如图1的静电保护电路。所以，第二静电保护电路32与第三静电保护电路32’包含的二极管数量不需太多，可有效降低静电放电路径的电阻，提高静电放电的速度。而第二静电保护电路32与第三静电保护电路32’包含的二极管数量是由第二、第三电压源VDD2、VDD3之间的电压差来决定。当然，若第二、第三电压源VDD2、VDD3之间的电压差亦大于一电压值，则第二静电保护电路32与/或第三静电保护电路32’亦可以图2的静电放电电路来实施。该静电保护装置30使用电压总线ESD_BUS来同时对第一、第二、与第三电压源VDD1、VDD2、VDD3进行静电放电保护，在电路设计上较为简单。因此在第一电压源VDD1与第二电压源VDD2之间有正静电电压产生时，静电检测单元21会产生触发信号，使静电放电单元23中的晶体管233导通，让静电电流从第一电压源VDD1经由静电保护模块32旁路到第二电压源VDD2。而在第一电压源VDD1与第二电压源VDD2之间有负静电电压产生时，静电电流从第二电压源VDD2经过静电保护模块32与串接二极管232旁路到第一电压源VDD1。而当第二与第三电压源VDD2、VDD3之间有正静电电压产生时，该静电电流会从第二电压源VDD2经由静电保护本文档来自技高网...

【技术保护点】
一种用于多电压源系统的静电保护装置，该多电源系统包括一第一电压源以及一第二电压源，该静电保护装置包含：一电压总线；一第一静电保护电路，配置于该第一电压源与该电压总线之间；以及一第二静电保护电路，耦接于该电压总线与该第 二电压源之间。

【技术特征摘要】
1.一种用于多电压源系统的静电保护装置，该多电源系统包括一第一电压源以及一第二电压源，该静电保护装置包含一电压总线；一第一静电保护电路，配置于该第一电压源与该电压总线之间；以及一第二静电保护电路，耦接于该电压总线与该第二电压源之间。2.如权利要求1所述的用于多电压源系统的静电放电装置，其中该第一静电保护电路包含一静电检测单元，用来检测一静电电压，并产生一触发信号；以及一静电放电单元，耦接于该静电检测单元，依据该触发信号用以进行该静电放电。3.如权利要求2所述的用于多电压源系统的静电放电电路，其中该静电放电单元还包含一负ESD保护单元，藉以在第一电压源与电压总线有负静电电压产生时，将静电电流由电压总线旁路到第一电压源。4.如权利要求2所述的用于多电压源系统的静电放电电路，其中该静电检测单元包含一电阻；以及一电容，连接于该电阻，形成一端点，该端点输出该触发信号。5.如权利要求2所述的用于多电压源系统的静电放电电路，其中该静电检测单元包含一电阻；一电容，连接于该电阻；一NMOS晶体管，其栅极连接于该电阻与该电容之间；以及一PMOS晶体管，其...

【专利技术属性】
技术研发人员：吕昭信，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]