用于提供电流控制的静电放电保护的方法和装置制造方法及图纸

用于提供ＥＳＤ保护的方法和装置。ＥＳＤ箝位电路被连接至要被保护的电路两端。该箝位电路被耦合至一个电流检测器，当来自ＥＳＤ事件的电流超过预定限制时，该电流检测器激活该箝位电路。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请要求序列号为60/577,785，申请日为2004年6月8日的美国临时专利申请的优先权，其在此引入作为参考。
技术介绍
通常，集成电路(IC)包括若干供给管脚(电源和地)，若干输入信号管脚和一些输出管脚。所有这些管脚(这里也称为焊点)都需要到达该集成电路的所有其它管脚的安全的静电放电(ESD)保护路径。在IC产业，存在有许多不同的保护概念，包括对单个IC上的不同类型的管脚的异类ESD保护。已经使用了各种方法来为IC的输出管脚提供ESD保护，每一种都有优势和劣势。输出驱动器通常由反向器型的电路生成。输出驱动器的ESD保护是非常困难的。现有的许多技术都有缺点和劣势，例如时延、硅消耗触发器电压调谐、面积、复杂性、速度降低、以及其它的显著的不足。图1是一个包括反向器级102的传统CMOS输出驱动器100的示意图，其中反向器级102包括第一晶体管104和第二晶体管106。依赖于输入节点108(由核心电路110驱动)的逻辑状态，输出电势被拉到高至Vdd(PMOS传导)、或者低至Vss(NMOS传导)。更具体地，反向器电路102包括耦合在一起(即形成在一个组套中)的至少一个PMOS晶体管104和至少一个NMOS晶体管106，示意性地在第一电压线Vdd和第二电压线Vss之间。集成电路的内部核心电路110操作反向器102的输入节点108(NMOS和PMOS晶体管104、106的栅极连接)，以与集成电路外部的其它管脚或逻辑进行通信。对于所述输入节点上的逻辑低信号电压，NMOS晶体管106将关闭，而PMOS晶体管104将导通并使输出节点接近Vdd电势。在输入节点108上出现逻辑高的实例中，NMOS晶体管106将导通，从而拉低输出节点，而PMOS晶体管104关闭。当正ESD电压相对于Vss线或地施加于未保护的输出焊点112时，NMOS晶体管106将首先在MOS模式下导通小量的电流，这是因为未控制的或浮动的NMOS栅极。如果在NMOS栅极的后面没有特殊的“隔离(keep-off)”电路，如在共同受让的美国专利6,529,359中所述(其内容在此引入作为参考)，由于寄生的栅极-漏极电容，栅极一般被拉高。这个寄生或动态栅极偏压将所述快反向(snapback)触发电压Vt1减小到了Vt1’，如图2所示。这将在NMOS晶体管106中产生一个MOS通道，其减小了Vt1触发电压。因此，NMOS晶体管106将更简单地触发进入一种(寄生)双极模式。低栅极偏压足够将Vt1触发电压减小到寄生NPN设备的保持电压。一种用于提供ESD保护的方法是防止输出驱动器100中的NMOS晶体管106的快反向(snapback)。在图3中示为电路300的传统的保护概念包括输出节点的“双二极管”保护，在Vss或地节点与输出节点间连接二极管304(下二极管)，在输出节点与Vdd节点间连接二极管302(上二极管)。这些二极管302/304重定向ESD电流到电源线/总线。Vdd和Vss线之间的电源箝位电路306将电压箝位在电源线之间，并耗散ESD电流。图3描述了用于输出驱动器102的ESD保护的双二极管和电源箝位保护电路300的示意图。存在用于输出焊点和Vss间的正电压的两条竞争触发路径。所预期的电流路径流过二极管302从输出到Vdd及电源箝位电路306到接地的Vss节点。由于NMOS晶体管106的浮动栅极，该晶体管在减小的触发电压Vt1～Vh上触发进入快反向。在许多高电压技术中，这引起了对NMOS晶体管的破坏。但是，在许多其它技术中，例如但并不限于，高级硅化技术，触发进入快反向同样具有破坏性。如果NMOS晶体管没有被镇流以保证通过整个NMOS的均匀传导，也可能产生破坏。在所有情况下，将会导致故障，如果NMOS不够强壮以分流大的ESD电流。此外，所期望电流路径中的总压降能够变得非常高，这是因为大的总线阻抗(到电源箝位电路的长距离)、阻性二极管(通常用于高压技术)、或高阻性电源箝位电路。当所期望电流路径中的总压降太高时，穿过NMOS晶体管106的电流路径可触发，迫使NMOS晶体管106进入双极模式。当NMOS晶体管106并不是设计用于双极传导，这导致了NMOS晶体管的毁坏。由于NMOS的减小的触发电压(Vt’＜Vt1，见上及图2)，在高级CMOS技术中，所预期电流路径的最大或临界电压会比较小。通过在ESD受压过程中将NMOS栅极拉到Vss，现有的特殊技术增加了NMOS晶体管的Vt1触发电压。这种“隔离电路”在前面已经描述了(美国专利6,529,359)，并可以用于保护NMOS晶体管。但是，这些电路增加了预驱动器逻辑的复杂性，并且仅将临界电压增加一个很小的量(在高级CMOS技术中典型的是1-2VVdelta＝Vavalanche-Vhold)。对较大的ESD受压电流，NMOS毁坏依然会出现。隔离电阻308‘Riso’(见图3)可以减小流过NMOS晶体管106的电流，有时它被放置在输出焊点112和输出驱动器102之间。如果ESD电流的一小部分流过NMOS晶体管106和电阻308，将引发大的压降，使穿过二极管302和电源箝位电路306的预期电流路径受益。这个隔离电阻308已被使用在成熟的技术中，如“快”ESD调整，但是它有很多不足。需要大电阻值(～50欧姆至1k欧姆)来有效地将流过NMOS晶体管106的电流减小为安全值。输出驱动器速度和输出电流/电压作为电阻值的函数而减小。这样，输出驱动器的尺寸需要被增加以维持正常操作的输出电流电平不变。这种尺寸上的增加可能是不实际的。因为总线阻抗一般会使总压降增加到过大的值，存在另一种本地保护NMOS晶体管106的技术。本地箝位电路318/320被放置在NMOS的漏极-源极附近并与之并联。目的是将电压箝位到一个低于NMOS晶体管106的(减小的)Vt1(Vt1’)触发电压的安全值。由于非常窄的ESD设计窗口，这要求对本地箝位电路318/320的费力的触发电压选择。箝位电路需要在充分低于NMOS晶体管的Vt1/Vt1’触发电压(其定义了最大触发电压)、但充分高于正常操作的最大信号电压(其定义了最小充分电压，以防止不希望的触发)的电压上开始传导。在许多应用中，最大和最小电压的差别非常小，并且有时是可忽略的。因而，在许多实例中，使用本地箝位电路318/320对保护任何输出驱动反向器102的晶体管并没有用处。当前，用于保护输出驱动器不受ESD事件影响的可用技术是复杂的，并妨碍输出驱动器的正常操作。因此，在本领域中需要一种方法和装置来提高对输出驱动器中所使用的晶体管的保护。
技术实现思路
本专利技术是一种用于为电路提供电流受控ESD保护的方法和装置。本专利技术的实施方式可用于保护输入或输出焊点不受ESD事件影响。ESD保护电路包括一个ESD箝位电路，和控制所述箝位电路的激活的电流检测器。ESD箝位电路跨越驱动器晶体管的输出或输入端子而连接。本地箝位电路被耦合至电流检测器，当来自ESD事件的电流超过预定限制时，所述电流检测器激活该箝位电路。该箝位电路还可用于保护集成电路中所使用的NMOS和PMOS晶体管。电流检测器和ESD箝位电路可以被独立设计，并且可以被放置在半导体芯片的分离区域。附图说明为了可以详细理解本专利技术的上述特性，本专利技术本文档来自技高网...

【技术保护点】
一种静电放电（ＥＳＤ）装置，包括：一个电流检测器，用于检测流过要被保护的电路的电流；一个耦合至所述电流检测器的箝位电路，当所述电流检测器检测到具有至少预定幅度的电流时，所述箝位电路激活以保护所述装置。

【技术特征摘要】
【国外来华专利技术】US 2004-6-8 60/577,7851.一种静电放电(ESD)装置，包括一个电流检测器，用于检测流过要被保护的电路的电流；一个耦合至所述电流检测器的箝位电路，当所述电流检测器检测到具有至少预定幅度的电流时，所述箝位电路激活以保护所述装置。2.如权利要求1所述的ESD装置，其中电流检测器是一个电阻，该电阻的值限定了所述电流的预定幅度。3.如权利要求1所述的ESD装置，其中所述电路是输出驱动器中的一个晶体管。4.如权利要求1所述的ESD装置，其中所述电路包括输出焊点和参考电势之间的至少一个二极管，其中所述至少一个二极管传导流经所述电流检测器的至少一部分所述电流。5.如权利要求1所述的ESD装置，其中所述箝位电路是硅控整流器(SCR)。6.如权利要求1所述的ESD装置，其中一个耦合...

【专利技术属性】
技术研发人员：本杰明范坎普，弗雷德里克德兰特尔，吉尔特韦伯，巴特柯宾斯，
申请(专利权)人：沙诺夫公司，沙诺夫欧洲公司，
类型：发明
国别省市：US[美国]