【技术实现步骤摘要】
半导体器件及其制造方法
[0001]本公开的实施例涉及半导体器件及其制造方法。
技术介绍
[0002]双极CMOS DMOS(BCD)技术能够将模拟元件、数字元件以及高压(HV)器件集成到单个芯片或集成电路(IC)中，以形成嵌入式器件。这种芯片或IC广泛用于汽车和工业应用。然而，由于，不同器件之间容易发生干扰，很难将这些不同类型的器件集成在单个管芯或芯片。例如，高压器件可能存在闩锁问题。这可能会不利地影响整个产品在集成期间的可靠性。因此，需要在集成过程中适当地将不同类型的器件相互隔离。然而，用于隔离不同类型器件的传统结隔离技术消耗较大的布局面积并且需要额外的掩模步骤，这可能使制造工艺复杂化并增加制造成本。此外，使用传统隔离方案进行隔离的与模拟和数字元件集成的HV器件可能不具有高击穿电压(BV)。
[0003]因此，期望提供一种可靠、高性能、简单且能有效降低成本的解决方案来集成各种合适的隔离结构。
技术实现思路
[0004]本公开的目的是提供一种半导体器件及其制造方法，以至少部分地解决现有技术中存在的上...
【技术保护点】
【技术特征摘要】
1.一种用于制造半导体器件(100)的方法，包括：提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；在所述外延层(3)的顶表面上形成硬掩模层(4)；使用单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第一沟槽(51)、第二沟槽(52)和第三沟槽(53)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(D1)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(D2)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(D2)的第三深度(D3)；靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；以及在所述第三沟槽(53)中形成第三深沟槽隔离结构(531)，所述第三深沟槽隔离结构(531)被配置为隔离所述外延层(3)中的不同器件区域。2.根据权利要求1所述的方法，其中形成所述硬掩模层(4)包括：在所述外延层(3)的顶表面上生长第一氧化物层(41)；在所述第一氧化物层(41)上沉积氮化物层(42)；以及在所述氮化物层(42)上沉积第二氧化物层(43)。3.根据权利要求1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：使用所述单个软掩模层(10)对所述硬掩模层(4)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)、第二沟槽开口(520)和第三沟槽开口(530)；剥离所述单个软掩模层(10)；以及使用所述硬掩模层(4)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)、与所述第二沟槽开口(520)对准的所述第二沟槽(52)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。4.根据权利要求1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：使用所述单个软掩模层(10)对所述硬掩模层(4)以及所述外延层(3)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)、第二沟槽开口(520)和第三沟槽开口(530)，并且在所述外延层(3)中形成分别与所述第一沟槽开口(510)、所述第二沟槽开口(520)以及所述第三沟槽开口(530)对准的第一浅沟槽(555)；
在所述第一沟槽开口(510)、所述第二沟槽开口(520)、所述第三沟槽开口(530)以及所述第一浅沟槽(555)的侧壁上形成侧墙(556)；以及经由所述第一浅沟槽(555)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)、与所述第二沟槽开口(520)对准的所述第二沟槽(52)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。5.根据权利要求4所述的方法，还包括：在形成所述第一掺杂区(82)之后通过各向同性刻蚀去除所述侧墙(556)。6.根据权利要求4所述的方法，其中所述侧墙(556)包括氮化物。7.根据权利要求1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行单次刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)、第二沟槽开口(520)和第三沟槽开口(530)，并且在所述半导体主体(11)中同时形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)、与所述第二沟槽开口(520)对准的所述第二沟槽(52)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。8.根据权利要求1所述的方法，其中在所述第一沟槽(51)中形成所述第一深沟槽结构(511)包括：在所述第一沟槽(51)的侧壁以及底部上形成衬垫(7)；在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)包括从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)；对所述第一沟槽(51)中的所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；以及利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，所述第一导电材料(61)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。9.根据权利要求8所述的方法，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。10.根据权利要求8所述的方法，还包括：靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。11.根据权利要求1所述的方法，其中在所述第二沟槽(52)中形成所述第二深沟槽隔离结构(521)包括：在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)。12.根据权利要求1所述的方法，其中在所述第三沟槽(53)中形成所述第三深沟槽隔离结构(531)包括：在所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
在所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充所述第三沟槽(53)。13.根据权利要求1所述的方法，其中靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的所述第一掺杂区(82)包括：在所述第三沟槽(53)中沉积扩散材料(81)，所述扩散材料(81)包含所述第二掺杂类型的掺杂物；以及对所述扩散材料(81)进行热退火，以使所述掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中，形成所述第一掺杂区(82)。14.根据权利要求13所述的方法，其中所述扩散材料(81)部分地填充所述第三沟槽(53)，并且其中在所述第三沟槽(53)中形成所述第三深沟槽隔离结构(531)包括：在所述第三沟槽(53)中继续填充介电材料，以封住所述扩散材料(81)，所述扩散材料(81)与所述介电材料一起形成所述第三深沟槽隔离结构(531)。15.根据权利要求13所述的方法，其中当所述第一掺杂类型为p型时，所述扩散材料(81)包括POCl3玻璃和磷硅酸盐玻璃中的至少一项，并且所述掺杂物为磷元素，以及其中当所述第一掺杂类型为n型时，所述扩散材料(81)包括硼硅酸盐玻璃，并且所述掺杂物为硼元素。16.根据权利要求13所述的方法，其中所述第一掺杂区(82)被形成在所述第三沟槽(53)的两侧。17.根据权利要求13所述的方法，其中所述扩散材料(81)完全填充或者部分地填充所述第三沟槽(53)。18.根据权利要求17所述的方法，其中所述扩散材料(81)内部形成有气隙(810)。19.根据权利要求13所述的方法，还包括：对所述第三沟槽(53)中的所述扩散材料(81)进行刻蚀，以去除所述扩散材料(81)。20.根据权利要求19所述的方法，其中所述第二深度(D2)小于所述第一深度(D1)，并且所述第一深沟槽结构(511)、所述第二深沟槽隔离结构(521)和所述第三深沟槽隔离结构(531)的形成包括：在所述第一沟槽(51)、所述第二沟槽(52)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及在所述第一沟槽(51)、所述第二沟槽(52)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，并且所述介电层(8)完全填充所述第二沟槽(52)和所述第三沟槽(53)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)，并且所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述第三深沟槽隔离结构(531)。21.根据权利要求20所述的方法，其中所述第一深沟槽结构(511)的形成还包括：对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所
述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。22.根据权利要求1所述的方法，还包括：靠近所述第一沟槽(51)的底部和/或所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。23.根据权利要求22所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)和所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。24.根据权利要求1所述的方法，其中靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的所述第一掺杂区(82)包括：通过在所述第三沟槽(53)的侧壁上进行所述第二掺杂类型的掺杂物的倾斜角度注入来形成所述第一掺杂区(82)。25.根据权利要求1所述的方法，还包括：在所述外延层(3)中形成浅沟槽隔离区域(91)。26.根据权利要求1所述的方法，还包括：在所述外延层(3)上形成至少一个晶体管。27.一种用于制造半导体器件(100)的方法，包括：提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；在所述外延层(3)的顶表面上形成硬掩模层(4)；使用第一软掩模层(101)对所述硬掩模层(4)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)、第二沟槽开口(520)和第三沟槽开口(530)；剥离所述第一软掩模层(101)；在所述硬掩模层(4)上形成第二软掩模层(102)，所述第二软掩模层(102)包括第三开口(1021)，所述第三开口(1021)暴露所述硬掩模层(4)的靠近所述第三沟槽开口(530)的一个或多个部分；经由所述第三开口(1021)将所述第二掺杂类型的掺杂物注入到所述外延层(3)中；剥离所述第二软掩模层(102)；使用所述硬掩模层(4)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)、与所述第二沟槽开口(520)对准的第二沟槽(52)以及与所述第三沟槽开口(530)对准的第三沟槽(53)；对所述掺杂物进行热退火，以在所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；以及在所述第三沟槽(53)中形成第三深沟槽隔离结构(531)，所述第三深沟槽隔离结构(531)被配置为隔离所述外延层(3)中的不同器件区域。28.一种半导体器件(100)，包括：半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；第一沟槽(51)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第一深度(D1)；第二沟槽(52)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第二深度(D2)；第三沟槽(53)，从所述外延层(3)的顶表面延伸到所述埋层(2)中，并且具有小于所述第二深度(D2)的第三深度(D3)；第一深沟槽结构(511)，设置在所述第一沟槽(51)中，并且被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；第二深沟槽隔离结构(521)，设置在所述第二沟槽(52)中，并且被配置为隔离所述外延层(3)中的不同器件区域；第三深沟槽隔离结构(531)，设置在所述第三沟槽(53)中，并且被配置为隔离所述外延层(3)中的不同器件区域；以及第一掺杂区(82)，靠近所述第三沟槽(53)的侧壁形成在所述外延层(3)中并且具有所述第二掺杂类型，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。29.根据权利要求28所述的半导体器件(100)，其中所述第二深度(D2)小于所述第一深度(D1)。30.根据权利要求28所述的半导体器件(100)，其中所述第一深沟槽结构(511)包括：衬垫(7)，形成在所述第一沟槽(51)的侧壁以及底部的至少一部分上，并且包括形成在所述第一沟槽(51)的底部处的第一开口(71)；介电层(8)，在所述第一沟槽(51)中设置在所述衬垫(7)内部，并且包括从所述外延层(3)的顶表面延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)的第二开口(54)，所述第二开口(54)与所述第一开口(71)对准；以及第一导电材料(61)，填充所述第一开口(71)和所述第二开口(54)，并且被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。31.根据权利要求30所述的半导体器件(100)，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。32.根据权利要求28所述的半导体器件(100)，其中所述第二深沟槽隔离结构(521)包括：衬垫(7)，设置在所述第二沟槽(52)的侧壁和底部上；以及介电层(8)，在所述第二沟槽(52)中设置在所述衬垫(7)内部。
33.根据权利要求28所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括：衬垫(7)，设置在所述第三沟槽(53)的侧壁和底部上；以及介电层(8)，在所述第三沟槽(53)中设置在所述衬垫(7)内部。34.根据权利要求28所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括：扩散材料(81)，部分地填充所述第三沟槽(53)；以及介电材料，在所述第三沟槽(53)中封住所述扩散材料(81)，所述扩散材料(81)与所述介电材料一起形成所述第三深沟槽隔离结构(531)。35.根据权利要求28所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括氧化物或未掺杂的多晶硅。36.根据权利要求28所述的半导体器件(100)，其中所述第一掺杂区(82)设置在所述第三沟槽(53)的两侧或者仅设置在所述第三沟槽(53)的一侧。37.根据权利要求36所述的半导体器件(100)，其中所述第一掺杂区(82)形成在所述第一沟槽(51)、所述第二沟槽(52)和所述第三沟槽(53)中的任何两个沟槽之间。38.根据权利要求28所述的半导体器件(100)，还包括第二掺杂区(9)，所述第二掺杂区(9)靠近所述第一沟槽(51)的底部形成在所述衬底(1)中，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。39.根据权利要求28所述的半导体器件(100)，还包括第三掺杂区，所述第三掺杂区靠近所述第二沟槽(52)的底部形成在所述衬底(1)中，所述第三掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。40.根据权利要求28所述的半导体器件(100)，还包括：浅沟槽隔离区域(91)，形成在所述外延层(3)中。41.根据权利要求28所述的半导体器件(100)，还包括：至少一个晶体管，形成在所述外延层(3)上。42.一种用于制造半导体器件(100)的方法，包括：提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；在所述外延层(3)的顶表面上形成硬掩模层(4)；使用第三软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第三沟槽开口(530)并且在所述半导体主体(11)中形成与所述第三沟槽开口(530)对准的第三沟槽(53)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有第三深度(D3)；剥离所述第三软掩模层；利用第二导电材料(62)填充所述第三沟槽开口(530)和所述第三沟槽(53)；使用第四软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第一沟槽开口(510)和第二沟槽开口(520)，并且
在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的第一沟槽(51)以及与所述第二沟槽开口(520)对准的第二沟槽(52)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有大于所述第三深度(D3)的第二深度(D2)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(D1)；在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；以及在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域。43.一种用于制造半导体器件(100)的方法，包括：提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；在所述外延层(3)的顶表面上形成硬掩模层(4)；使用第五软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第一沟槽开口(510)和第二沟槽开口(520)，并且在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的第一沟槽(51)以及与所述第二沟槽开口(520)对准的第二沟槽(52)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(D1)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(D2)；剥离所述第五软掩模层；在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；剥离所述硬掩模层(4)；使用第六软掩模层对所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中形成第三沟槽(53)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(D2)的第三深度(D3)；以及利用第二导电材料(62)填充所述第三沟槽(53)，所述第二导电材料(62)被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。44.一种用于制造半导体器件(100)的方法，包括：提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；在所述外延层(3)的顶表面上形成硬掩模层(4)；使用第七软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第一沟槽(51)、第二沟槽(52)和第三沟槽(53)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(D1)，所述第二沟
槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(D2)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(D2)的第三深度(D3)；在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；在所述第三沟槽(53)中形成临时深沟槽结构(534)；使用第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)；以及利用第二导电材料(62)填充所述第三沟槽(53)，所述第二导电材料(62)被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。45.一种用于制造半导体器件(100)的方法，包括：提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；在所述外延层(3)的顶表面上形成硬掩模层(4)；使用第七软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第一沟槽(51)、第二沟槽(52)和第三沟槽(53)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(D1)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(D2)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(D2)的第三深度(D3)；在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；在所述第三沟槽(53)中形成临时深沟槽结构(534)；使用第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)；在所述第三沟槽(53)中将所述第二掺杂类型的掺杂物倾斜注入到所述半导体主体(11)中，以靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；以及在所述第三沟槽(53)中填充介电材料(83)，以形成第三深沟槽隔离结构(531)。46.一种半导体器件(100)，包括：半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
第一沟槽(51)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第一深度(D1)；第二沟槽(52)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第二深度(D2)；第三沟槽(53)，从所述外延层(3)的顶表面延伸到所述埋层(2)中，并且具有小于所述第二深度(D2)的第三深度(D3)；第一深沟槽结构(511)，设置在所述第一沟槽(51)中，并且被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；第二深沟槽隔离结构(...
【专利技术属性】
技术研发人员：王永，吴建刚，
申请(专利权)人：思瑞浦微电子科技苏州股份有限公司，
类型：发明
国别省市：
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