本实用新型专利技术涉及一种半导体装置与芯片并联模块，芯片并联模块包括基板、第一功率端子、第二功率端子与至少两个功率芯片。基板设有相对的第一端与第二端，基板的其中一侧面上设有间隔的并均沿着第一端至第二端方向布置的第一导电层与第二导电层。由于对于任意相邻两个功率芯片而言，靠近于第二端的功率芯片的第一键合线长度大于另一个功率芯片的第一键合线长度，即靠近于第二端的功率芯片的第一键合线电阻与电感均大于另一个功率芯片的第一键合线电阻与电感，也就是越远离于第一端的功率芯片的第一键合线长度越大，这样能增大远离于第一端的功率芯片的寄生参数，使所有功率芯片到第二端的寄生参数大小趋于一致，便能提高芯片并联模块的产品性能。并联模块的产品性能。并联模块的产品性能。
【技术实现步骤摘要】
半导体装置与芯片并联模块
[0001]本技术涉及半导体
，特别是涉及一种半导体装置与芯片并联模块。
技术介绍
[0002]传统技术中，受制造工艺和成本限制，单个功率芯片的通流能力较小，在电气传动、新能源等大功率应用场合，往往需要使用多芯片并联的模块。至少两个功率芯片并联连接形成芯片并联模块后，不可避免地会遇到寄生参数分布不均的问题。当寄生参数分布不均时，会产生不均衡的电流，导致不对等的损耗和电压电流应力，短板效应迫使整个芯片并联模块降额运行，而且还将造成整个芯片并联模块的失效率上升和寿命降低。
技术实现思路
[0003]基于此，有必要克服现有技术的缺陷，提供一种半导体装置与芯片并联模块，它能够使得寄生参数分布均匀，提高产品性能。
[0004]其技术方案如下：一种芯片并联模块，所述芯片并联模块包括：基板，所述基板设有相对的第一端与第二端，所述基板的其中一侧面上设有间隔的并均沿着第一端至第二端方向布置的第一导电层与第二导电层；第一功率端子与第二功率端子，所述第一功率端子位于所述基板的第一端并与所述第一导电层电性连接，所述第二功率端子位于所述基板的第二端并与所述第二导电层电性连接；至少两个功率芯片，所有所述功率芯片并联设置于所述第一导电层上，且沿着所述第一端至所述第二端的方向依次设置；每个所述功率芯片均通过至少一个第一键合线与所述第二导电层电性连接；对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片的所述第一键合线长度大于另一个所述功率芯片的所述第一键合线长度。
[0005]上述的芯片并联模块，由于对于任意相邻两个功率芯片而言，靠近于第二端的功率芯片的第一键合线长度大于另一个功率芯片的第一键合线长度，即靠近于第二端的功率芯片的第一键合线电阻与电感均大于另一个功率芯片的第一键合线电阻与电感，也就是越远离于第一端的功率芯片的第一键合线长度越大，这样能增大远离于第一端的功率芯片的寄生参数，使得所有功率芯片到第二端的寄生参数大小趋于一致，便能提高芯片并联模块的产品性能。
[0006]在其中一个实施例中，所述第一键合线为弧形状；对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片的第一键合线跨度大于另一个所述功率芯片的第一键合线跨度，和/或，靠近于所述第二端的所述功率芯片的第一键合线隆起高度大于另一个所述功率芯片的第一键合线隆起高度。
[0007]在其中一个实施例中，对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片的所述第一键合线数量小于或等于另一个所述功率芯片的所述第一键合线数量；和/或，对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片的所述第一键合线线径小于或等于另一个所述功率芯片的所述第一键合线线径。
[0008]在其中一个实施例中，所述芯片并联模块还包括信号端子；所述基板的其中一侧面上还设有位于所述第二导电层一侧的第三导电层，所述第三导电层分别与所述第一导电层、所述第二导电层间隔设有间隔；所述信号端子与所述第三导电层电性连接；每个所述功率芯片还通过第二键合线与所述第三导电层电性连接。
[0009]在其中一个实施例中，对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片的所述第二键合线长度大于另一个所述功率芯片的所述第二键合线长度。
[0010]在其中一个实施例中，所述第二键合线为弧形状；对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片的第二键合线跨度大于另一个所述功率芯片的第二键合线跨度，和/或，靠近于所述第二端的所述功率芯片的第二键合线隆起高度大于另一个所述功率芯片的第二键合线隆起高度。
[0011]在其中一个实施例中，所述第三导电层为至少两个，至少两个所述第三导电层间隔设置；所述信号端子为至少两个，至少两个所述信号端子与至少两个所述第三导电层一一对应相连；所述功率芯片的第二键合线为至少两个，所述功率芯片的至少两个第二键合线分别电性连接到至少两个所述第三导电层。
[0012]在其中一个实施例中，所述芯片并联模块还包括至少两个金属块，至少两个所述金属块与至少两个所述功率芯片一一对应设置；所述金属块位于所述功率芯片与所述第一导电层之间；所述金属块在所述基板上的投影为第一投影，与所述金属块对应的所述功率芯片在所述基板上的投影为第二投影，所述第一投影完全覆盖所述第二投影。
[0013]在其中一个实施例中，对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片所对应的金属块的面积小于另一个所述功率芯片所对应的金属块的面积；和/或，对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片所对应的金属块的厚度小于另一个所述功率芯片所对应的金属块的厚度。
[0014]一种半导体装置，所述半导体装置包括所述的芯片并联模块。
[0015]上述的半导体装置，由于对于任意相邻两个功率芯片而言，靠近于第二端的功率芯片的第一键合线长度大于另一个功率芯片的第一键合线长度，即靠近于第二端的功率芯片的第一键合线电阻与电感均大于另一个功率芯片的第一键合线电阻与电感，也就是越远离于第一端的功率芯片的第一键合线长度越大，这样能增大远离于第一端的功率芯片的寄生参数，使得所有功率芯片到第二端的寄生参数大小趋于一致，便能提高芯片并联模块的产品性能。
附图说明
[0016]构成本申请的一部分的附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。
[0017]为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0018]图1为本技术一实施例的芯片并联模块的结构示意图；
[0019]图2为图1的另一视角结构示意图；
[0020]图3为图2在A处的放大结构示意图。
[0021]10、基板；11、第一端；12、第二端；13、第一导电层；14、第二导电层；15、第三导电层；20、第一功率端子；30、第二功率端子；40、功率芯片；51、第一键合线；52、第二键合线；60、信号端子；70、金属块；71、第一连接层；72、第二连接层。
具体实施方式
[0022]为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本技术。但是本技术能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本技术内涵的情况下做类似改进，因此本技术不受下面公开的具体实施例的限制。
[0023]参阅图1至图3，图1示出了本技术一实施例的芯片并联模块的结构示意图；图2示出了图1的另一视角结构示意图；图3示出了图2在A处的放大结构示本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种芯片并联模块，其特征在于，所述芯片并联模块包括：基板，所述基板设有相对的第一端与第二端，所述基板的其中一侧面上设有间隔的并均沿着第一端至第二端方向布置的第一导电层与第二导电层；第一功率端子与第二功率端子，所述第一功率端子位于所述基板的第一端并与所述第一导电层电性连接，所述第二功率端子位于所述基板的第二端并与所述第二导电层电性连接；至少两个功率芯片，所有所述功率芯片并联设置于所述第一导电层上，且沿着所述第一端至所述第二端的方向依次设置；每个所述功率芯片均通过至少一个第一键合线与所述第二导电层电性连接；对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片的所述第一键合线长度大于另一个所述功率芯片的所述第一键合线长度。2.根据权利要求1所述的芯片并联模块，其特征在于，所述第一键合线为弧形状；对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片的第一键合线跨度大于另一个所述功率芯片的第一键合线跨度，和/或，靠近于所述第二端的所述功率芯片的第一键合线隆起高度大于另一个所述功率芯片的第一键合线隆起高度。3.根据权利要求1所述的芯片并联模块，其特征在于，对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片的所述第一键合线数量小于或等于另一个所述功率芯片的所述第一键合线数量；和/或，对于任意相邻的两个所述功率芯片而言，靠近于所述第二端的所述功率芯片的所述第一键合线线径小于或等于另一个所述功率芯片的所述第一键合线线径。4.根据权利要求1所述的芯片并联模块，其特征在于，所述芯片并联模块还包括信号端子；所述基板的其中一侧面上还设有位于所述第二导电层一侧的第三导电层，所述第三导电层分别与所述第一导电层、所述第二导电层间隔设有间隔；所述信号端子与所述第三导电层电性连接；每个所述功率芯片还通过第二键合线与所述第...
【专利技术属性】
技术研发人员：王咏，周晓阳，刘军，闫鹏修，朱贤龙，
申请(专利权)人：广东芯聚能半导体有限公司，
类型：新型
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。