一种半导体元件及其制备方法技术

本发明专利技术公开了一种半导体元件及其制备方法，其中制备方法包括：提供衬底，在衬底上形成外延层；外延层远离衬底的一侧包括沟槽；于沟槽的侧壁以及底部形成第一绝缘层，并在第一绝缘层所围空间中形成第一多晶硅层和第二多晶硅层；其中第二多晶硅层作为栅极多晶硅，第二多晶硅层与沟槽之间的第一绝缘层作为栅绝缘层；在外延层中形成体区和源极区；在沟槽底部的第一绝缘层中形成补偿电荷区；补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，以提高半导体元件的耐压值至目标耐压值。本发明专利技术实施例提供的技术方案有效的提高器件的耐压性能，无需在沟槽不同的深度精准把控第一绝缘层不同的厚度，简化了提高器件耐压性能的方式。耐压性能的方式。耐压性能的方式。

【技术实现步骤摘要】
一种半导体元件及其制备方法


[0001]本专利技术实施例涉及半导体
，尤其涉及一种半导体元件及其制备方法。

技术介绍

[0002]和传统金属
‑
氧化层半导体场效晶体管（Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor，MOSFET）相比，深沟道MOSFET有更好的品质因数（figure of merit，FOM）。其中，分裂栅型MOSFET由于采用电藕平衡设计，能够同时实现低导通电阻和低反向传输电容，从而降低系统的导通损耗和开关损耗，提高电子产品的使用效率。
[0003]分裂栅型MOSFET存在器件耐压性能不佳的问题，目前的方案通过双栅极结构提供的电场和外延层中的电荷进行耦合从而实现更高的耐压性，但是此方法由于双栅极结构的制程难度较高，需要在外延层中挖沟槽，然后在沟槽内形成氧化层和多晶硅的双栅极结构，双栅极结构和外延层之间的氧化层的厚度较统一，很难在沟槽不同的深度精准把控不同的厚度，导致改善器件耐压性能不本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件的制备方法，其特征在于，包括：提供衬底，在所述衬底上形成外延层；所述外延层远离所述衬底的一侧包括沟槽；于所述沟槽的侧壁以及底部形成第一绝缘层，并在所述第一绝缘层所围空间中形成第一多晶硅层和第二多晶硅层；其中，所述第二多晶硅层作为栅极多晶硅，第二多晶硅层与所述沟槽之间的第一绝缘层作为栅绝缘层；所述第一多晶硅层作为源极多晶硅，所述第一多晶硅层与沟槽之间的第一绝缘层作为屏蔽栅绝缘层；在所述外延层中形成体区和源极区；其中，所述体区和所述源极区均位于所述第二多晶硅层的左右两侧；相对所述源极区，所述体区位于靠近所述衬底的一侧；在所述沟槽底部的第一绝缘层中形成补偿电荷区；所述补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，以提高所述半导体元件的耐压值至目标耐压值。2.根据权利要求1所述的半导体元件的制备方法，其特征在于，所述在所述沟槽底部的第一绝缘层中形成补偿电荷区，包括：于所述源极区和漏极区之间输入大于所述半导体元件的初始耐压值的电压，通过产生的雪崩电流在所述沟槽底部的绝缘层中形成补偿电荷区；其中所述漏极区为重掺杂的衬底。3.根据权利要求1所述的半导体元件的制备方法，其特征在于，所述第二多晶硅层位于所述第一多晶硅层远离所述衬底的一侧；所述第一多晶硅层和所述第二多晶硅层之间由中间绝缘层隔开；所述于所述沟槽的侧壁以及底部形成第一绝缘层，并在所述绝缘层所围空间中形成第一多晶硅层和第二多晶硅层，包括：于沟槽的侧壁、沟槽的底部以及所述外延层远离所述衬底一侧的表面形成第二绝缘层；通过化学气相沉积的方法于所述沟槽内沉积第一多晶硅层；通过干法刻蚀蚀刻所述第一多晶硅层，使刻蚀后的第一多晶硅层在所述沟槽内的高度小于所述沟槽的深度；通过湿法刻蚀去除位于所述外延层远离所述衬底一侧，以及位于所述沟槽内未被所述第一多晶硅层覆盖的第二绝缘层；于所述第一多晶硅层远离所述衬底的一侧以及所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成第三绝缘层；通过化学气相沉积的方法于所述沟槽内沉积所述第二多晶硅层；其中，所述第一多晶硅层远离所述衬底一侧的第三绝缘层作为所述中间绝缘层，所述第一多晶硅层与所述沟槽之间的第二绝缘层以及所述第二多晶硅层与所述沟槽之间的第三绝缘层作为所述第一绝缘层。4.根据权利要求3所述的半导体元件的制备方法，其特征在于，所述第一绝缘层还形成在所述外延层远离所述衬底的一侧；在于所述第一多晶硅层远离所述衬底的一侧以及所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成第三绝缘层时，还在所述外延层远离所述衬底的一侧形成所述第三绝缘层；所述外延层远离所述衬底一侧的第三绝缘层作为外延层远离所述衬底一侧的第一绝缘<...

【专利技术属性】
技术研发人员：罗志云，王飞，潘梦瑜，
申请(专利权)人：恒泰柯半导体上海有限公司，
类型：发明
国别省市：