【技术实现步骤摘要】
本专利技术涉及半导体功率器件，特别是涉及一种屏蔽栅mosfet结构。
技术介绍
1、为了提高dmos的性能，研究者提出了屏蔽栅(shield-gate)mosfet等新型结构。屏蔽栅mosfet可利用其第一层多晶层(即屏蔽栅电极)作为“体内场板”来降低漂移区的电场，所以屏蔽栅mosfet通常具有更低的导通电阻和更高的击穿电压；此外，与源极电位相连的屏蔽栅电极，还可降低器件栅漏电容，提高器件的开关速度。
2、图1为现有技术中的屏蔽栅mosfet的版图，可以看到，屏蔽栅mosfet器件由大量相同元胞并联构成。每个屏蔽栅元胞的栅信号，由栅pad区域1经栅极引线2到达元胞区3。在器件开启和关断的动态过程中，由于元胞区3中元胞离栅pad区域1的距离不同，每个元胞开启的时间存在差异，越靠近栅pad区域1的元胞开启越快。而元胞开启之后会有电流流过，电流将造成元胞温度上升，由于mosfet在较低栅压时电流为正温系数，因此电流和温度会形成正反馈，可能形成局部热点，造成器件烧毁。器件的尺寸越大，开关速度越快，越有可能发生该类失效。
技术实现思路
1、本专利技术所要解决的技术问题是提供一种屏蔽栅mosfet结构，能够提高器件的可靠性。
2、本专利技术解决其技术问题所采用的技术方案是：提供一种屏蔽栅mosfet结构，包括栅pad区域和并联元胞区，所述pad区域设置有栅极引线，所述栅极引线延伸至所述并联元胞区，所述并联元胞区分为第一阈值元胞区和第二阈值元胞区，所述第一阈值元胞区位于所
3、所述第一阈值元胞区中p体区的注入剂量大于所述第二阈值元胞区中p体区的注入剂量。
4、所述第一阈值元胞区中的栅氧化层厚度大于所述第二阈值元胞区中的栅氧化层厚度。
5、所述第一阈值元胞区中的栅极电阻大于所述第二阈值元胞区中的栅极电阻。
6、所述第一阈值元胞区分为多个区域，所述多个区域的阈值电压均不相同，且距离所述栅pad区域越近，阈值电压越高。
7、有益效果
8、由于采用了上述的技术方案，本专利技术与现有技术相比，具有以下的优点和积极效果：本专利技术将并联元胞区中位于栅pad区域周围及栅极走线近端的区域作为高阈值电压的元胞区，将并联元胞区中的位于栅极走线远端的区域作为低阈值电压的元胞区，降低栅pad区域周围及栅极走线近端的区域元胞的开启速度，如此在高电压变化的情况下不易发生误开启情况，提升了器件的可靠性。本专利技术还将高阈值电压的元胞区分为多个区域，且每个区域的阈值电压和与栅pad区域的距离反相关，如此可以实现高阈值电压的元胞区与低阈值电压的元胞区的同步开启或使高阈值电压的元胞区的开启速度略晚于低阈值电压的元胞区，避免了芯片边缘元胞误开启造成的局部热失效。
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1.一种屏蔽栅MOSFET结构，包括栅PAD区域和并联元胞区，所述PAD区域设置有栅极引线，所述栅极引线延伸至所述并联元胞区，其特征在于，所述并联元胞区分为第一阈值元胞区和第二阈值元胞区，所述第一阈值元胞区位于所述栅PAD区域周围和所述栅极引线近端；所述第二阈值元胞区位于所述栅极引线远端；所述第一阈值元胞区的阈值电压高于所述第二阈值元胞区的阈值电压。
2.根据权利要求1所述的屏蔽栅MOSFET结构，其特征在于，所述第一阈值元胞区中P体区的注入剂量大于所述第二阈值元胞区中P体区的注入剂量。
3.根据权利要求1所述的屏蔽栅MOSFET结构，其特征在于，所述第一阈值元胞区中的栅氧化层厚度大于所述第二阈值元胞区中的栅氧化层厚度。
4.根据权利要求1所述的屏蔽栅MOSFET结构，其特征在于，所述第一阈值元胞区中的栅极电阻大于所述第二阈值元胞区中的栅极电阻。
5.根据权利要求1所述的屏蔽栅MOSFET结构，其特征在于，所述第一阈值元胞区分为多个区域，所述多个区域的阈值电压均不相同，且距离所述栅PAD区域越近，阈值电压越高。
【技术特征摘要】
1.一种屏蔽栅mosfet结构，包括栅pad区域和并联元胞区，所述pad区域设置有栅极引线，所述栅极引线延伸至所述并联元胞区，其特征在于，所述并联元胞区分为第一阈值元胞区和第二阈值元胞区，所述第一阈值元胞区位于所述栅pad区域周围和所述栅极引线近端；所述第二阈值元胞区位于所述栅极引线远端；所述第一阈值元胞区的阈值电压高于所述第二阈值元胞区的阈值电压。
2.根据权利要求1所述的屏蔽栅mosfet结构，其特征在于，所述第一阈值元胞区中p体区的注入剂量大于所述第二阈值元胞区中...
【专利技术属性】
技术研发人员：罗志云，潘梦瑜，王飞，
申请(专利权)人：恒泰柯半导体上海有限公司，
类型：发明
国别省市：
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