高带宽阻抗匹配集成陶瓷基板电路及其制作方法技术

本发明专利技术涉及一种高带宽阻抗匹配集成陶瓷基板电路，包括陶瓷基板，所述陶瓷基板的正面设置有通过金属镀层形成的信号输出微带线、接地金属镀层、微带线过渡段、P电极连接部、两个N电极传输线和匹配网络的采样电阻；所述P电极连接部和两个N电极传输线上分别设有倒装金柱；所述接地金属镀层的中部开设有接地通孔，所述陶瓷基板的反面和接地通孔的孔壁覆盖有金层。本发明专利技术中，在陶瓷基板上采用镀层的方式形成电路结构，通过对陶瓷基板电路各器件尺寸的设计，使微带线传输与高速光电二极管芯片匹配度高，传输损耗小，从而能够使陶瓷基板电路的3dB带宽达到36.95GHz，30GHz内射频反射损耗达到

【技术实现步骤摘要】
高带宽阻抗匹配集成陶瓷基板电路及其制作方法


[0001]本专利技术属于半导体
，涉及一种高带宽阻抗匹配集成陶瓷基板电路及其制作方法。

技术介绍

[0002]随着5G通信的不断发展，高速光纤通信系统得到了快速的发展和广泛的应用，高速光电探测器模块作为高速光纤通信系统的核心器件需求也不断提高。
[0003]现有高速光电探测器模块阻抗匹配电路装配主要采用分立元器件贴装并通过金丝键合连接，装配步骤复杂，可靠性低，且射频反射损耗大，对后续功率器件性能造成影响。

技术实现思路

[0004]有鉴于此，本专利技术的目的在于提供一种高带宽阻抗匹配集成陶瓷基板电路及其制作方法。
[0005]为达到上述目的，本专利技术提供如下技术方案：
[0006]一种高带宽阻抗匹配集成陶瓷基板电路，包括陶瓷基板，所述陶瓷基板设有正面、以及与正面相对的反面；所述正面设置有通过第一金属镀层形成的信号输出微带线、接地金属镀层、微带线过渡段、P电极连接部和两个N电极传输线，以及通过第二金属镀层形成的匹配网络的采样电阻；所述信号输出微带线的一端通过梯形的微带线过渡段与P电极连接部连接，两个所述N电极传输线对称设置在P电极连接部的两侧，所述P电极连接部上设有第一倒装金柱，两个所述N电极传输线上分别设有第二倒装金柱；所述信号输出微带线的一侧与采样电阻连接，所述采样电阻与接地金属镀层连接，所述接地金属镀层的中部开设有贯穿至反面的接地通孔，所述陶瓷基板的反面覆盖有第二金层，所述第二金层用于接地，所述接地通孔的孔壁覆盖有连接接地金属镀层和第二金层的第三金层。
[0007]进一步的，所述信号输出微带线的尺寸为1.15mm
×
0.4mm；所述接地金属镀层的尺寸为1mm
×
0.3mm；两个所述N电极传输线的尺寸均为0.3mm
×
[0008]0.06mm。
[0009]进一步的，所述第一金属镀层包括设置在陶瓷基板上的钨钛合金层、设置钨钛合金层上的铂层、以及设置在铂层上的第一金层。
[0010]进一步的，所述钨钛合金层的厚度为0.1μm；所述铂层的厚度为0.2μm；所述第一金层的厚度为3.0～3.5μm。
[0011]进一步的，所述第二金属镀层为氮化钽层；所述氮化钽层的尺寸为0.15mm
×
0.3mm，阻值为50Ω。
[0012]进一步的，所述正面设有第三倒装金柱，所述第三倒装金柱用于芯片固定。
[0013]进一步的，所述接地通孔的数量为两个，半径为0.1mm。
[0014]一种高带宽阻抗匹配集成陶瓷基板电路制作方法，包括以下步骤：
[0015]S1、对陶瓷基板进行打磨、清洗和干燥；
[0016]S2、在陶瓷基板的正面的电阻区域形成氮化钽层，在金属区域形成钨钛合金层，在钨钛合金层上形成铂层；
[0017]S3、采用电镀工艺在铂层上形成第一金层；
[0018]S4、在接地金属镀层开设贯穿陶瓷基板的正面和反面的接地通孔，并采用电镀工艺在陶瓷基板的反面形成第二金层，在接地通孔的孔壁形成第三金层；
[0019]S5、采用光刻和刻蚀工艺完成信号输出微带线、接地金属镀层、微带线过渡段、P电极连接部、两个N电极传输线和匹配网络的采样电阻的图形制备；
[0020]S6、对陶瓷基板进行热处理，并对采样电阻进行L形切割，将其阻值调到50Ω，之后再次进行热处理；
[0021]S7、采用电镀工艺在所述P电极连接部和两个N电极传输线分别形成倒装金柱；
[0022]S8、通过划片将陶瓷基板划成独立单元。
[0023]进一步的，所述钨钛合金层的厚度为0.1μm；所述铂层的厚度为0.2μm；所述第一金层的厚度为3.0～3.5μm；所述第二金层和第三金层的厚度为1.5～2.0μm。
[0024]进一步的，所述S6步骤具体包括以下子步骤：
[0025]S61、对形成图形的陶瓷基板在250～350℃进行热处理，时间为1.5～2.5h；
[0026]S62、对陶瓷基板在130～170℃进行热处理，时间为20～28h；
[0027]S63、用激光对采样电阻进行L形切割，根据所需的目标阻值和精度对其阻值进行调整；
[0028]S64、对调阻后的陶瓷基板在130～170℃进行热处理，时间为20～28h。
[0029]本专利技术中，在陶瓷基板上采用镀层的方式形成电路结构，通过对陶瓷基板电路各器件尺寸的设计，使微带线传输与高速光电二极管芯片匹配度高，传输损耗小，从而能够使陶瓷基板电路的3dB带宽达到36.95GHz，30GHz内射频反射损耗达到
‑
8.366dB。
附图说明
[0030]为了使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术作优选的详细描述，其中：
[0031]图1为本专利技术高带宽阻抗匹配集成陶瓷基板电路的一个优选实施例的结构示意图。
[0032]图2为图1中A处的放大图。
[0033]图3为图1的俯视图。
[0034]图4为图1的仰视图。
[0035]图5为本专利技术高带宽阻抗匹配集成陶瓷基板电路制作方法的一个优选实施例的流程图。
[0036]图6为高带宽阻抗匹配集成陶瓷基板电路的仿真等效电路原理图。
[0037]图7为高带宽阻抗匹配集成陶瓷基板电路的仿真S参数输出结果图。
[0038]图中：1.陶瓷基板，2.接地通孔，100.正面，110.信号输出微带线，111.微带线过渡段，112.P电极连接部，120.N电极传输线，130.采样电阻，140.接地金属镀层，151.第一倒装金柱，152.第二倒装金柱，153.第三倒装金柱，200.反面。
具体实施方式
[0039]以下通过特定的具体实例说明本专利技术的实施方式，以下实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0040]如图1、图2和图3所示，本专利技术高带宽阻抗匹配集成陶瓷基板电路的一个优选实施例包括陶瓷基板1，所述陶瓷基板1优选为氧化铝陶瓷基板，尺寸优选为2mm
×
2mm
×
0.381mm；所述陶瓷基板1设有正面100、以及与正面100相对的反面200；所述正面100设置有通过第一金属镀层形成的信号输出微带线110、接地金属镀层140、微带线过渡段111、P电极连接部112和两个N电极传输线120。所述第一金属镀层包括设置在陶瓷基板1上的钨钛合金层、设置钨钛合金层上的铂层、以及设置在铂层上的第一金层。所述钨钛合金层的材料为WTi，厚度优选为0.1μm；所述铂层的材料为Pt，厚度优选为0.2μm；所述第一金层的材料为Au，厚度优选为3.0～3.5μm。所述正面100还设置有通过第二金属镀层形成的匹配网络的采样电阻130，所述第二镀层为氮化钽层。
[0041]所述信号输出微带线110的尺寸本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高带宽阻抗匹配集成陶瓷基板电路，其特征在于，包括陶瓷基板，所述陶瓷基板设有正面、以及与正面相对的反面；所述正面设置有通过第一金属镀层形成的信号输出微带线、接地金属镀层、微带线过渡段、P电极连接部和两个N电极传输线，以及通过第二金属镀层形成的匹配网络的采样电阻；所述信号输出微带线的一端通过梯形的微带线过渡段与P电极连接部连接，两个所述N电极传输线对称设置在P电极连接部的两侧，所述P电极连接部上设有第一倒装金柱，两个所述N电极传输线上分别设有第二倒装金柱；所述信号输出微带线的一侧与采样电阻连接，所述采样电阻与接地金属镀层连接，所述接地金属镀层的中部开设有贯穿至反面的接地通孔，所述陶瓷基板的反面覆盖有第二金层，所述第二金层用于接地，所述接地通孔的孔壁覆盖有连接接地金属镀层和第二金层的第三金层。2.根据权利要求1所述的高带宽阻抗匹配集成陶瓷基板电路，其特征在于，所述信号输出微带线的尺寸为1.15mm
×
0.4mm；所述接地金属镀层的尺寸为1mm
×
0.3mm；两个所述N电极传输线的尺寸均为0.3mm
×
0.06mm。3.根据权利要求2所述的高带宽阻抗匹配集成陶瓷基板电路，其特征在于，所述第一金属镀层包括设置在陶瓷基板上的钨钛合金层、设置钨钛合金层上的铂层、以及设置在铂层上的第一金层。4.根据权利要求3所述的高带宽阻抗匹配集成陶瓷基板电路，其特征在于，所述钨钛合金层的厚度为0.1μm；所述铂层的厚度为0.2μm；所述第一金层的厚度为3.0～3.5μm。5.根据权利要求1所述的高带宽阻抗匹配集成陶瓷基板电路，其特征在于，所述第二金属镀层为氮化钽层；所述氮化钽层的尺寸为0.15mm
×
0.3mm，阻值为50Ω。6.根据权利要求1所述的高带宽阻抗匹配集成陶瓷基...

【专利技术属性】
技术研发人员：严雪峰，崔大健，童启夏，周浪，王立，黄晓峰，
申请(专利权)人：中国电子科技集团公司第四十四研究所，
类型：发明
国别省市：