一种半导体器件及其制作方法技术

本发明专利技术提供了一种半导体器件及其制作方法，通过第二光阻层和硬掩膜层共同作为掩膜以对待刻蚀层进行刻蚀，相较于仅仅通过第二光阻层为掩膜来刻蚀待刻蚀层的方式，本发明专利技术能够得到线宽尺寸更小的第二沟槽。本发明专利技术优化了半导体器件的制作方法，实现半导体器件中更微小尺寸的组成结构的制备。寸的组成结构的制备。寸的组成结构的制备。

【技术实现步骤摘要】
一种半导体器件及其制作方法


[0001]本专利技术涉及半导体
，更为具体地说，涉及一种半导体器件及其制作方法。

技术介绍

[0002]在半导体器件制造过程中，为了将掩模版上的设计线路图形转移到硅片上，首先需要通过光刻工艺来实现转移，然后通过刻蚀工艺得到在硅片上形成所需要尺寸的形状。随着半导体器件的集成度不断提高，半导体器件中晶体管等组成结构的特征尺寸不断缩小，对光刻工艺的挑战也越来越大。从193浸式(193i)光刻工艺(immersion)发展到了极紫外(EUV)光刻工艺，因其波长短(13.5nm)、分辨率高，能够实现更好的保真度，且只需进行单次图形曝光，减少了掩模版数目，促成了更高的成品率，因此成为应用于10nm以下的一种光刻技术。但是，现有的光刻工艺已然无法满足半导体器件中当前更小尺寸组成结构的制备，因此需要研究人员对制备工艺进行优化研发。

技术实现思路

[0003]有鉴于此，本专利技术提供了一种半导体器件及其制作方法，有效解决现有技术存在的技术问题，优化半导体器件的制作方法，实现半导体器件中更微小尺寸的组成结构的制备。
[0004]为实现上述目的，本专利技术提供的技术方案如下：
[0005]一种半导体器件的制作方法，包括：
[0006]提供待刻蚀结构，所述待刻蚀结构包括依次叠加的衬底基板、待刻蚀层、硬掩膜层及第一光阻层；
[0007]对所述第一光阻层进行曝光显影处理，在所述第一光阻层上形成具有第一设定线宽的多个第一初始镂空图案至第N初始镂空图案，所述第一初始镂空图案至所述第N初始镂空图案沿第一方向依次排列，N为大于或等于2的整数；
[0008]以所述第一光阻层为掩膜，对所述硬掩膜层进行刻蚀后去除所述第一光阻层，形成位于所述硬掩膜层上的第一沟槽；
[0009]形成第二光阻层，所述第二光阻层覆盖所述硬掩膜层及所述第一沟槽；
[0010]对所述第二光阻层进行曝光显影处理，在所述第二光阻层上形成具有第二设定线宽的第一中间镂空图案至第N中间镂空图案，其中，所述第一中间镂空图案至第N中间镂空图案沿所述第一方向依次排列，且第i中间镂空图案裸露第i初始镂空图案对应的部分所述第一沟槽，及裸露所述第i初始镂空图案和第i+1初始镂空图案分别各自对应所述第一沟槽之间的部分所述硬掩膜层，i为大于或等于1且小于N的整数；
[0011]以所述第二光阻层和所述硬掩膜层为掩膜，对所述待刻蚀层进行刻蚀后去除所述第二光阻层及所述硬掩膜层，形成位于所述待刻蚀层上的第二沟槽。
[0012]可选的，去除所述第二光阻层及所述硬掩膜层后，还包括：
[0013]在所述待刻蚀层背离所述衬底基板一侧依次形成辅助硬掩膜层和第三光阻层，所
述辅助硬掩膜层覆盖所述第二沟槽及所述待刻蚀层背离所述衬底基板一侧表面；
[0014]对所述第三光阻层进行曝光显影处理，在所述第三光阻层上形成具有第三设定线宽的至少一个最终镂空图案，所述最终镂空图案对应相邻两个所述第二沟槽之间对应区域；
[0015]以所述第三光阻层为掩膜，对所述辅助硬掩膜层进行刻蚀后去除所述第三光阻层，形成位于所述辅助硬掩膜层上的第三沟槽；
[0016]形成第四光阻层，所述第四光阻层覆盖所述辅助硬掩膜层及所述第三沟槽；
[0017]对所述第四光阻层进行曝光显影处理，所述第四光阻层上形成具有第四设定线宽的辅助镂空图案，所述辅助镂空图案裸露部分所述第三沟槽，及裸露所述第三沟槽侧边的部分所述辅助硬掩膜层；
[0018]以所述第四光阻层和所述辅助硬掩膜层为掩膜，对所述待刻蚀层进行刻蚀后去除所述第四光阻层及所述辅助硬掩膜层，形成位于所述待刻蚀层上的第四沟槽。
[0019]可选的，相邻所述第一镂空图案之间间距，与相邻所述第二镂空图案之间间距相同。
[0020]可选的，相邻所述第一镂空图案之间间距为32nm。
[0021]可选的，所述第一设定线宽至所述第四设定线宽相同。
[0022]可选的，所述第一设定线宽为32nm。
[0023]可选的，所述第二沟槽与所述第四沟槽在所述第一方向的线宽相同。
[0024]可选的，所述第二沟槽和所述第四沟槽在所述第一方向的线宽大于或等于2nm。
[0025]可选，所述硬掩膜层为非晶碳层；
[0026]所述待刻蚀层为氧化物或氮化物层。
[0027]相应的，本专利技术还提供了一种半导体器件，采用上述的半导体器件的制作方法制备而成。
[0028]相较于现有技术，本专利技术提供的技术方案至少具有以下优点：
[0029]本专利技术提供了一种半导体器件及其制作方法，通过第二光阻层和硬掩膜层共同作为掩膜以对待刻蚀层进行刻蚀，相较于仅仅通过第二光阻层为掩膜来刻蚀待刻蚀层的方式，本专利技术能够得到线宽尺寸更小的第二沟槽。本专利技术优化了半导体器件的制作方法，实现半导体器件中更微小尺寸的组成结构的制备。
附图说明
[0030]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0031]图1为本专利技术实施例提供的一种半导体器件的制作方法的流程图；
[0032]图2a
‑
图2f为图1中各步骤相应的结构示意图；
[0033]图3为本专利技术实施例提供的另一种半导体器件的制作方法的流程图；
[0034]图4a
‑
图4f为图3中各步骤相应的结构示意图。
具体实施方式
[0035]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0036]正如
技术介绍
所述，在半导体器件制造过程中，为了将掩模版上的设计线路图形转移到硅片上，首先需要通过光刻工艺来实现转移，然后通过刻蚀工艺得到在硅片上形成所需要尺寸的形状。随着半导体器件的集成度不断提高，半导体器件中晶体管等组成结构的特征尺寸不断缩小，对光刻工艺的挑战也越来越大。从193浸式(193i)光刻工艺(immersion)发展到了极紫外(EUV)光刻工艺，因其波长短(13.5nm)、分辨率高，能够实现更好的保真度，且只需进行单次图形曝光，减少了掩模版数目，促成了更高的成品率，因此成为应用于10nm以下的一种光刻技术。但是，现有的光刻工艺已然无法满足半导体器件中当前更小尺寸组成结构的制备，因此需要研究人员对制备工艺进行优化研发。
[0037]基于此，本专利技术实施例提供了一种半导体器件及其制作方法，有效解决现有技术存在的技术问题，优化半导体器件的制作方法，实现半导体器件中更微小尺寸的组成结构的制备。...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：提供待刻蚀结构，所述待刻蚀结构包括依次叠加的衬底基板、待刻蚀层、硬掩膜层及第一光阻层；对所述第一光阻层进行曝光显影处理，在所述第一光阻层上形成具有第一设定线宽的多个第一初始镂空图案至第N初始镂空图案，所述第一初始镂空图案至所述第N初始镂空图案沿第一方向依次排列，N为大于或等于2的整数；以所述第一光阻层为掩膜，对所述硬掩膜层进行刻蚀后去除所述第一光阻层，形成位于所述硬掩膜层上的第一沟槽；形成第二光阻层，所述第二光阻层覆盖所述硬掩膜层及所述第一沟槽；对所述第二光阻层进行曝光显影处理，在所述第二光阻层上形成具有第二设定线宽的第一中间镂空图案至第N中间镂空图案，其中，所述第一中间镂空图案至第N中间镂空图案沿所述第一方向依次排列，且第i中间镂空图案裸露第i初始镂空图案对应的部分所述第一沟槽，及裸露所述第i初始镂空图案和第i+1初始镂空图案分别各自对应所述第一沟槽之间的部分所述硬掩膜层，i为大于或等于1且小于N的整数；以所述第二光阻层和所述硬掩膜层为掩膜，对所述待刻蚀层进行刻蚀后去除所述第二光阻层及所述硬掩膜层，形成位于所述待刻蚀层上的第二沟槽。2.根据权利要求1所述的半导体器件的制作方法，其特征在于，去除所述第二光阻层及所述硬掩膜层后，还包括：在所述待刻蚀层背离所述衬底基板一侧依次形成辅助硬掩膜层和第三光阻层，所述辅助硬掩膜层覆盖所述第二沟槽及所述待刻蚀层背离所述衬底基板一侧表面；对所述第三光阻层进行曝光显影处理，在所述第三光阻层上形成具有第三设定线宽的至少一个最终镂空图案，所述最终镂空图案对应相邻两个所述第二沟槽之间对应区...

【专利技术属性】
技术研发人员：毛永吉，叶甜春，朱纪军，李彬鸿，罗军，赵杰，
申请(专利权)人：澳芯集成电路技术广东有限公司，
类型：发明
国别省市：